數(shù)字邏輯設(shè)計 - 脈沖電路-計數(shù)器分析及設(shè)計

時序電路計數(shù)器分析及設(shè)計數(shù)字系統(tǒng)設(shè)計2時序邏輯電路

時序電路通常包含組合電路和存儲電路兩部分.存儲電路的輸出狀態(tài)反饋到組合電路的輸入端，與輸入信號一起，共同決定組合邏輯電路的輸出.任一時刻的輸出信號不僅取決于當(dāng)時的輸入信號，還取決于電路原來的狀態(tài)（與以前的輸入有關(guān)）.組合邏輯電路

存儲電路

輸出方程Yi驅(qū)動方程Zi輸入Xi

狀態(tài)方程

Qi復(fù)習(xí)時序電路的結(jié)構(gòu)框圖

ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計3FSM:有限狀態(tài)機

采用輸入信號和電路狀態(tài)的邏輯函數(shù)去描述時序電路邏輯功能的方法Mealy型

輸出信號取決于存儲電路狀態(tài)和輸入變量Moore型

輸出只是存儲電路現(xiàn)態(tài)的函數(shù)inputsnext

statecurrent

state

輸出與時鐘同步

combinationallogicMealy

outputs

combinational

Moore

outputs

logic復(fù)習(xí)ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計Block

Diagram

for

Counters

and

State

MachinesZDMC

–

Lec.#10s0數(shù)字系統(tǒng)設(shè)計5clear

sets

the

register

contentsand

output

to

0s1

and

s0

determine

the

shift

function

s0

s1

function

0

0

hold

state

0

1

shift

right

1

0

shift

left

1

1

load

new

inputinput

left_inleft_out

clear

s1right_outright_in

clockUniversal

Shift

Register

Holds

4

values

Serial

or

parallel

inputsSerial

or

parallel

outputsPermits

shift

left

or

rightShift

in

new

values

from

left

or

right

outputZDMC

–

Lec.#10(left)數(shù)字系統(tǒng)設(shè)計6

Nth

cellQDCLEAR

s0

and

s1control

mux

Q[N+1]

(right)0

1

2

3Input[N]to

N-1th

cellto

N+1th

cell

CLKclears01

–0

00

00

10

1s1–0101new

value0outputoutput

value

of

FF

to

left

(shift

right)output

value

of

FF

to

right

(shift

left)

Q[N-1]inputDesign

of

Universal

Shift

Register

Consider

one

of

the

four

flip-flops

New

value

at

next

clock

cycle:ZDMC

–

Lec.#107Universal

Shift

Register

Verilog

module

univ_shift

(out,

lo,

ro,

in,

li,

ri,

s,

clr,

clk);

output

[3:0]

out;

output

lo,

ro;

input

[3:0]

in;

input

[1:0]

s;

input

li,

ri,

clr,

clk;

reg

[3:0]

out;

assign

lo

=

out[3];

assign

ro

=

out[0];

always

@(posedge

clk

or

clr)

begin

if

(clr)

out

<=

0;

else

case

(s)

3:

out

<=

in;

2:

out

<=

{out[2:0],

ri};

1:

out

<=

{li,

out[3:1]};

0:

out

<=

out;

endcase

end

endmodule數(shù)字系統(tǒng)設(shè)計ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計84位雙向移位寄存器74LS194A的邏輯圖ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計9器件實例：74LS

194A，左/右移，并行輸入，保持，異步置零等功能ZDMC

–

Lec.#10S1

RQ1

=

SQ

′

1Q1*

=

SQ1數(shù)字系統(tǒng)設(shè)計10′′′

′

′

′

SQ1

=

S1S0

?Q1

+

S1S0

?Q0

+

S1S0Q2

+

S1S0D1S1S0S0

通過控制S1S0

就可以選擇194的工作狀態(tài)R’DS1

S0

工作狀態(tài)01111X0011X0101置零保持右移左移并行輸入D2ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計計數(shù)器

用于計數(shù)、分頻、定時、產(chǎn)生節(jié)拍脈沖等分類：

按時鐘分–同步、異步

按計數(shù)過程中數(shù)字增減分–加、減和可逆

按計數(shù)器中的數(shù)字編碼分–二進制、二-十進制等

按計數(shù)容量分–十進制，六十進制等ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計同步計數(shù)器

ZDMC

–

Lec.#10同步二進制計數(shù)器

同步二進制加法計數(shù)器

原理：根據(jù)二進制加法運算

規(guī)則可知：在多位二進制數(shù)

末位加1，若第i位以下皆為

1時，則第i位應(yīng)翻轉(zhuǎn)。

由此得出規(guī)律，若用T觸發(fā)

器構(gòu)成計數(shù)器，則第i位觸發(fā)

器輸入端Ti的邏輯式應(yīng)為：

Ti

=

Qi?1Qi?2...Q0

T0

≡1數(shù)字系統(tǒng)設(shè)計ZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計器件實例：74161ZDMC

–

Lec.#1001111XX0X1工作狀態(tài)置

0（異步）預(yù)置數(shù)（同步）保持（包括C）保持（C=0）計數(shù)EP

ET

X

X

1

0

1CLKXXXRD

LD′

X

0

1

1

1′數(shù)字系統(tǒng)設(shè)計

同步二進制減法計數(shù)器

ZDMC

–

Lec.#10i

i

′

原理：根據(jù)二進制減法運

算規(guī)則可知：在多位二進

制數(shù)末位減1，若第i位以

下皆為0時，則第i位應(yīng)翻

轉(zhuǎn)。

由此得出規(guī)律，若用T觸

發(fā)器構(gòu)成計數(shù)器，則第i位

觸發(fā)器輸入端Ti的邏輯式

應(yīng)為：Ti

=

Q′?1Q′?2...Q0T0

≡1數(shù)字系統(tǒng)設(shè)計ZDMC

–

Lec.#10

加/減計數(shù)器

加/減計數(shù)器計數(shù)結(jié)果計數(shù)結(jié)果

同步加減計數(shù)器

加/減兩種解決方案

U′

)U′

)′D

∏

0D

∏

0

Ti

=

(

Qj

+(T0

=1

數(shù)字系統(tǒng)設(shè)計

單時鐘方式加/減脈沖用同一輸入端，由加/減控制線的高低電平?jīng)Q定加/減器件實例：74LS191（用T觸發(fā)器）ZDMC

–

Lec.#10工作狀態(tài)XX1X001011XX01保持預(yù)置數(shù)(異步)加計數(shù)減計數(shù)U′

DLD′CLK

I

S′Q′ji?1

i?1

j=

j=

CLKi

=

CLKU∏Qj

+CLK

D∏Q′

jCLK0

=

CLKU

+CLK

D

數(shù)字系統(tǒng)設(shè)計

ZDMC

–

Lec.#10′

′

雙時鐘方式

器件實例：74LS193（采用T’觸發(fā)

器，即T=1）

i?1

i?1

j=0

j=0

CLK2

=

CLKUQ1Q0

+CLK

DQ1Q0

加法計數(shù)器原理：在四位二進制ZDMC

–

Lec.#10′T3

1

計數(shù)器基礎(chǔ)上修改，

當(dāng)計到1001時，則下

一個CLK電路狀態(tài)回

到0000。

T0

=1

T1

=Q0Q3

T2

=Q0Q1

=

Q2QQ0

+Q3Q0數(shù)字系統(tǒng)設(shè)計同步十進制計數(shù)器PresentStateNextStateOutputFlip-FlopInputsQ3Q2Q1Q0Q3Q2Q1Q0CT3T2T1T00000000100001000100100001100100011000010011010000111010001010000101010110000110110011100001011110000111110001001000011001000011001數(shù)字系統(tǒng)設(shè)計State

Table

for

BCD

CounterZDMC

–

Lec.#10數(shù)字系統(tǒng)設(shè)計ZDMC

–

Lec.#10能自啟動數(shù)字系統(tǒng)設(shè)計器件實例：74

160ZDMC

–

Lec.#1001111XX0X1工作狀態(tài)置

0（異步）預(yù)置數(shù)（同步）保持（包括C）保持（C=0）計數(shù)EP

ET

X

X

1

0

1CLK

X

X

XRD

LD′

X

0

1

1

1′數(shù)字系統(tǒng)設(shè)計

減法計數(shù)器

原理：對二進制減

法計數(shù)器進行修改

，在0000時減“1”后

跳變?yōu)?001，然后

按二進制減法計數(shù)

就行了。ZDMC

–

Lec.#10′

′

′

′

′′

′

′

′

′

′

′

T0

=1

T1

=Q0

?Q0(Q3Q2Q1)′T2

=Q1Q0

?Q1Q0?(Q1Q2Q3)′T3

=Q2Q1Q0數(shù)字系統(tǒng)設(shè)計ZDMC

–

Lec.#10能自啟動數(shù)字系統(tǒng)設(shè)計

十進制可逆計數(shù)器