計算機組成原理-第三章-數(shù)字邏輯層

第三章數(shù)字邏輯層3.1門和布爾代數(shù)

3.1.1門

圖3-2基本門的符號和真值表多輸入、與或門、與或非門（多路開關(guān)）

3.1.2布爾代數(shù)

布爾函數(shù)描述：1）真值表2）邏輯表達式（公式表示法）:3.1.3布爾函數(shù)的實現(xiàn)3.1.4等價電路A+B+C+ABC=A+B+C+AB+AC

M=ABC+ABC+ABC+ABCAB=A+BA+B=ABABC=A+B+C3.2

基本數(shù)字邏輯電路3.2.1集成電路

3.2.2組合邏輯電路組合邏輯電路：

電路有多個輸入信號和多個輸出信號，且輸出信號由輸入信號的當(dāng)前的狀態(tài)唯一確定。時序邏輯電路：

帶存儲器部件的電路的輸出同時依賴于存儲器中存儲的值和輸入變量的狀態(tài)值。1.多路復(fù)用器

n控制信號2nABC000D0001D1…..111D7ABC00000010010001111000101111011111多路分解器2.譯碼器n2n3.比較器4.可編程邏輯陣列(PLA)。。。。。。。。。3.2.3算術(shù)電路

1.移位器2.加法器Sum=ABC+ABC+ABC+ABC=A

B

CCarryout=ABC+ABC+ABC+ABC=BC+AC+AB=AB+(A

B)CCi+1＝Gi

＋PiCi（Gi進位產(chǎn)生函數(shù)，Pi（進位傳遞函數(shù)））

串行（行波）進位加法器

進位選擇加法器16-bitadders16-bitadders16-bitaddersu0u1C=0C=1C…

串行進位（行波進位）

C1=G0+P0C0

C2=G1+P1C1

C3=G2+P2C2┇Cn=Gn-1+Pn-1Cn-1

并行進位（先行進位）C1=G0+P0C0C2=G1+P1C1=G1+P1(G0+P0C0)C3=G2+P2C2=G2+P2(G1+P1(G0+P0C0))C4=G3+P3C3=G3+P3(G2+P2(G1+P1(G0+P0C0)))C1=G0+P0C0C2=G1+P1G0+P1P0C0C3=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0四位先行進位加法器CLA

Gi*＝G4i+3+P4i+3G4i+2+P4i+3P4i+2G4i+1+P4i+3P4i+2P4i+1G4iPi*=P4i+3P4i+2P4i+1P4i,i=0,1,2,3C4=G0*+P0*C0C8=G1*+P1*G0*+P1*P0*C0C12=G2*+P2*G1*+P2*P1*G0*+P2*P1*P0*C0C16=G3*+P3*G2*+P3*P2*G1*+P3*P2*P1*G0*+P3*P2*P1*P0*C016位組間行波進位加法器

16位兩級先行進位加法器********3.算術(shù)邏輯部件(ALU)運算器實驗

運算器是計算機中處理數(shù)據(jù)的功能部件，對數(shù)據(jù)的處理主要包括對數(shù)值數(shù)據(jù)的算術(shù)運算及對邏輯數(shù)據(jù)的邏輯運算。

基本的運算器主要由算術(shù)邏輯單元ALU、寄存器組、ALU輸入選擇及輸出控制四部分組成。ALU實現(xiàn)對數(shù)據(jù)的處理。寄存器組向ALU提供操作數(shù)與暫存運算結(jié)果。ALU輸入選擇對需要送往ALU處理的多種數(shù)據(jù)進行選擇。輸出控制是對運算結(jié)果的輸出進行控制。

位片式運算器AM2901邏輯結(jié)構(gòu)編碼功能I5

I4I3LLLR+SLLHS－RLHLR－SLHHR∨SHLLR∧SHLHR∧SHHLR∨SHHHR∨S編碼ALU操作數(shù)組合I2I1I0RSLLLAQLLHABLHL0QLHH0BHLL0AHLHDAHHLDQHHHD01、算術(shù)邏輯單元ALU

ALU的功能選擇

2、多路選擇器

3、通用寄存器組ALU的輸入數(shù)據(jù)選擇4、移位器

5、Q寄存器編碼功能I8I7I6寄存器組Q寄存器Y輸出LLL－F→QFLLH－－FLHLF→B－ALHHF→B－FHLLF/2→BQ/2→QFHLHF/2→B－FHHL2F→B2Q→QFHHH2F→B－F數(shù)據(jù)傳送控制3.2.4時鐘C1C2C1C2C1C2C1C2時鐘時鐘周期時鐘信號

：邊沿信號，上升沿（下降沿）

電平信號，時間間隔3.3內(nèi)存

時序電路3.3.1鎖存器（電平觸發(fā)，狀態(tài)轉(zhuǎn)變發(fā)生在

時鐘信號為1或為0時）

3.3.2觸發(fā)器（邊沿觸發(fā)，狀態(tài)轉(zhuǎn)變發(fā)生在

時鐘信號從0變?yōu)?或從1變?yōu)?時）3.3.3寄存器3.3.4內(nèi)存組成圖3-29(4×3內(nèi)存)組成:8個輸入信號:I0I1I2(data)A0A1(address)CS(ChipSelect)RD(distinguishingreadandwrite)OE(OutputEnable)3個輸出信號:O0O1O2(data)三個組成部分:2-4譯碼器,4×3存儲器,三個非反向緩沖器(三態(tài)器件)工作原理:

設(shè)置片選信號CS為高，選中這個芯片,2-4譯碼器根據(jù)地址A0

和A1的值選擇一個字（如字1）。寫:RD=0,CS?RD=1,使能被選擇字1的寫門，驅(qū)動被選擇字1的所有的CK信號，裝入輸入數(shù)據(jù)。讀:RD=1,CS?RD=0,所有寫門被禁止，任何觸發(fā)器的內(nèi)容不會改變。被選擇字的字選擇線（字選擇信號）使能與門并由或門輸出數(shù)據(jù)。

當(dāng)CS=RD=OE=1時，將讀出的數(shù)據(jù)輸出。

3.3.5內(nèi)存芯片術(shù)語:信號有效（asserted）:將一個信號設(shè)置成可使某個動作發(fā)生稱為信號有效。CS(high),CS(low)

片選信號(CS):它有效表明該芯片被選中。

寫使能信號(WE):有效表示現(xiàn)在進行的內(nèi)存操作是寫。輸出使能(OE):有效則驅(qū)動芯片數(shù)據(jù)的輸出××××××××××××××××222216b4096Kb=222=211×211構(gòu)造一個32位字的存儲器:4096Kb×32=2122102223=2422023=16MB512K×8×4=292102322=222023=2MB

××512Mb內(nèi)存芯片的兩種組織方式

3.3.6RAM和ROM1.RAM(隨機訪問存儲器)

(1)靜態(tài)RAM(SRAM)

靜態(tài)RAM(SRAM)內(nèi)部用的是類似于D觸發(fā)器的電路，它的速度快，一般訪問時間是幾個納秒，而且只要不斷電，存放在里面的數(shù)據(jù)能永久保存，但容量較小，廣泛用在第2級高速緩存中。(2)動態(tài)RAM(DRAM）

動態(tài)RAM(DRAM)用晶體管和小電容組成的存儲單元構(gòu)成的陣列存放數(shù)據(jù)，通過電容的充電和放電來存放0和1。由于存放在電容中的電荷會泄露，動

態(tài)RAM中的每一位在幾個毫秒的時間內(nèi)都需刷新（重寫）一次，以防止數(shù)據(jù)丟失。DRAM存儲密度很高（主存），但速度較慢（幾十納秒），而且刷新過程需要有外部電路支持，外部接口比靜態(tài)要復(fù)雜。刷新目的刷新按行進行，類似讀操作三種刷新方式：集中、分散、異步(3)幾種類型的動態(tài)RAM芯片F(xiàn)PM(快頁型)動態(tài)RAMEDO(擴展數(shù)據(jù)輸出)型動態(tài)RAMSDRAM(同步動態(tài)RAM)DDRSDRAM(雙倍數(shù)據(jù)速率SDRAM)2.ROM(只讀存儲器)—非易失性內(nèi)存芯片

ROM存放的內(nèi)容只能讀，不能被改變或擦除（不能寫）。ROM中的信息一旦寫入就固定下來，而且斷電后信息也不會丟失。PROM(可編程ROM);EPROM(可擦除PROM);

幾種存儲類型的比較EEPROM(電擦除PROM);Flashmemory（閃存）16(10).下列有關(guān)RAM和ROM得敘述中正確的是()I.RAM是易失性存儲器，ROM是非易失性存儲器II.RAM和ROM都是采用隨機存取方式進行信息訪問III.RAM和ROM都可用做CacheIV.RAM和ROM都需要進行刷新

A.僅I和IIB.僅II和IIIC.僅I，II，IIID.僅II，III，IV14(11).下列各類存儲器中，不采用隨機存取方式的是A.EPROMB.CDROMC.DRAMD.SRAM16(12)、下列關(guān)于閃存（FlashMemory）的敘述中，錯誤的是A.信息可讀、可寫，并且讀、寫速度一樣快B.存儲元由MOS管組成，是一種半導(dǎo)體存儲器C.掉電后信息不丟失，是一種非易失性存儲器D.采用隨機訪問方式，可替代計算機外部存儲器提高存儲器性能途徑

1）主存的并行讀寫技術(shù)

一個工作周期主存可以讀出多個主存字。兩種方案：

①一體多字方案優(yōu)點：通過加寬每個主存單元的寬度，使每個主存單元同時存儲幾個主存字，每次讀操作能夠同時讀出幾個主存字，使得讀出一個主存字的平均讀出時間變?yōu)樵瓉淼膸追种弧Ｈ秉c：每次讀出的幾個主存字需要一個位數(shù)足夠多的寄存器緩存，等待數(shù)據(jù)總線，分幾次被傳送。數(shù)據(jù)總線②多體交叉編址技術(shù)（多模塊存儲器）將主存儲器分成幾個能獨立讀寫、容量相同、字長為一個主存字的存儲體，通過合理的組織，使幾個存儲體協(xié)同動作，從而提供比單個存儲體更高的讀寫速度。兩種讀寫方式：同一個讀寫周期同時啟動所有體的讀寫操作（低位交叉編址）；順序輪流啟動各自的讀寫周期（高位交叉編址）。低位交叉編址方式，把連續(xù)的主存字分配到不同的存儲體中。

低位交叉編址使得低位地址經(jīng)過譯碼后選擇不同的存儲體，依據(jù)程序運行的局部性原理，則各個存儲體就可以并行工作，大大提高了主存的訪問速度。

2)支持成組數(shù)據(jù)傳送

成組數(shù)據(jù)傳送方式是指用于提高在數(shù)據(jù)總線上的數(shù)據(jù)傳送能力的一種技術(shù)，即通過地址總線傳送一次地址后，能連續(xù)在數(shù)據(jù)總線上傳送多個（1組）數(shù)據(jù)。存儲器實驗RAM組織：選用已有芯片構(gòu)建存儲器

1）RAM芯片的并聯(lián)（位擴展）1Ｋ×４1Ｋ×８2）RAM芯片的串聯(lián)（字?jǐn)U展）1Ｋ×8

2Ｋ×８3）RAM芯片的混聯(lián)（字、位擴展）1K×42K×8字?jǐn)U展1Ｋ×４2Ｋ×８位擴展字位擴展地址范圍RAM1+RAM200000000000000H011111111113FFHRAM3+RAM410000000000400H111111111117FFH15(09),某計算機主存容量為64KB。其中ROM區(qū)為4KB，其余為RAM區(qū)，按字節(jié)編址?，F(xiàn)在要用2K*8位的ROM芯片和4K*4位的RAM芯片來設(shè)計該存儲器，則需要上述規(guī)格的ROM芯片數(shù)和RAM芯片數(shù)分別是A.1、15B.2、15C.1、30D.2、3015（10）、假定用若干個2Kx4位芯片組成一個8Kx8位存儲器，則0B1FH所在芯片的最小地址是()

A.0000HB.0600HC.0700HD.0800H1)00000000000000000000H000001111111111107FFH2)00001000000000000800H00001111111111110FFFH3)00010000000000001000H000101111111111117FFH4)00011000000000001800H00011111111111111FFFH3.4CPU芯片和總線3.4.1CPU芯片m2mnn

CPU芯片上的管腳可分成三類：地址、數(shù)據(jù)和控制信號。

決定CPU性能的兩個關(guān)鍵參數(shù)是地址信號和數(shù)據(jù)信號的管腳數(shù)。如果CPU芯片有m個地址信號管腳，則最多可尋址2m個地址空間，有n個數(shù)據(jù)管腳，則一次讀寫操作可以讀出或?qū)懭胍粋€n位的字?？刂菩盘枺?/p>

總線控制信號

中斷信號

總線仲裁信號

協(xié)處理器信號

狀態(tài)信號

其他控制信號3.4.2計算機總線本章主要討論連接CPU和內(nèi)存、外設(shè)的總線（外部總線）總線協(xié)議——總線工作的原則?？偩€工作原理：主設(shè)備：能自行對總線的數(shù)據(jù)傳輸進行初始化的主動型設(shè)備從設(shè)備：只能等待CPU的啟動命令的被動型設(shè)備總線接口芯片(三態(tài)門或集電極開路(線或):

總線驅(qū)動器(主設(shè)備)

總線接收器(從設(shè)備)

總線轉(zhuǎn)發(fā)器(主、從設(shè)備)3.4.3總線寬度

總線寬度指地址、數(shù)據(jù)線的位數(shù)，是總線設(shè)計中最明顯的一個參數(shù)。3.4.4總線時鐘

同步總線：有一條由晶振驅(qū)動的方波信號線，其方波頻率一般在5-100MHz之間?？偩€的所有操作都將占用其中的幾個完整方波。

總線周期：一個方波的時間

異步總線：不存在一個起控制作用的時鐘。它的總線周期可以是總線操作所需的任意長度，并不要求其上面的所有設(shè)備都保持一致。1.同步總線

同步總線上的讀時序時鐘頻率100MHz，時鐘周期10ns假設(shè)讀內(nèi)存在地址建立后還需15ns時間一些關(guān)鍵時間的要求2.異步總線全握手3.4.5總線仲裁

如果兩個或多個設(shè)備同時想要成為總線的主設(shè)備時，為防止總線沖突，就必須采用一些總線仲裁機制。

仲裁機制可以分為集中式和競爭式兩種。1.集中式總線仲裁

圖3-392.競爭式總線仲裁總線空閑：否，不能使用

是，若In為低，不能使用，并將其Out置低。

若In為高，可以使用，并將其Out置低。3.4.6總線操作

總線的性能指標(biāo)總線周期：一次總線操作所需的時間。總線寬度：籠統(tǒng)地說，即一個總線所設(shè)置的傳輸信號線（或線纜）的數(shù)目。具體來說，又可分為數(shù)據(jù)總線寬度和地址總線寬度。數(shù)據(jù)總線寬度指一個總線內(nèi)設(shè)置的用于傳輸數(shù)據(jù)的信號線數(shù)目，即總線上一次能同時傳輸?shù)臄?shù)據(jù)的位數(shù)。在總線工作頻率一定的條件下，數(shù)據(jù)總線單位時間內(nèi)的數(shù)據(jù)傳輸量（總線帶寬）與數(shù)據(jù)總線的寬度成正比，因此，數(shù)據(jù)總線的寬度是決定計算機性能的一個關(guān)鍵特性。

地址總線寬度，決定計算機系統(tǒng)的尋址能力。

總線工作頻率：協(xié)調(diào)總線上各種操作的時鐘頻率，時鐘頻率越高，總線的操作就越快。

總線帶寬：單位時間內(nèi)總線所能傳輸?shù)淖畲髷?shù)據(jù)量?？偩€帶寬是總線能提供的數(shù)據(jù)傳送速率，通常用每秒傳送信息的字節(jié)數(shù)（或位數(shù)）來表示MB/s?？偩€帶寬=（數(shù)據(jù)總線寬度/8）×（總線工作頻率（MHz）

總線負載能力：限定在總線上可以連接模塊（部件）的最大數(shù)目。20(09)、假設(shè)某系統(tǒng)總線在一個總線周期中并行傳輸4字節(jié)數(shù)據(jù)，一個總線周期占用2個時鐘周期，總線時鐘頻率為10MHz，則總線帶寬（）

A10MB/sB20MB/sC40MB/sD80MB/s20(11)在系統(tǒng)總線的數(shù)據(jù)線上,不可能傳輸?shù)氖茿.指令B.操作數(shù)C.握手（應(yīng)答信號）D.中斷類型信號例：在一個16位的總線系統(tǒng)中，若時鐘頻率為100MHz,總線數(shù)據(jù)周期為5個時鐘周期傳輸一個字，計算總線的數(shù)據(jù)傳輸率。解：1個時鐘周期=1/(100×)=0.01us5個時鐘周期=0.05us數(shù)據(jù)傳輸率=16bit/0.05=40×Ｂ/s19（12）、某同步總線的時鐘頻率為100MHz，寬度為32位，地址/數(shù)據(jù)線復(fù)用，每傳輸一個地址或數(shù)據(jù)占用一個時鐘周期。若該總線支持突發(fā)（猝發(fā)）傳輸方式，則一次“主存寫”總線事務(wù)傳輸128位數(shù)據(jù)所需要的時間至少是A.20nsB.40nsC.50nsD.80ns3.5CPU芯片舉例3.5.1Pentium4圖3-34Pentium4

的物理管腳圖

圖3-45Pentium4管腳的邏輯圖1.Pentium4管腳的邏輯圖2.Pentium4內(nèi)存總線上的流水圖3-46Pentium4內(nèi)存總線上的流水3.5.2UltraSPARCⅢ

圖3-47TheUltraSPARCIIICPU芯片圖3-48UltraSPARCIII系統(tǒng)的核心組成3.5.38051圖3-498051的物理管腳圖圖3-508051的邏輯管腳圖3.6總線舉例3.6.1ISA總線

51Microchannel(PS/2)ISA帶寬16.7MB/sEISA(擴展ISA)帶寬33.3MB/s1024×768×3×30＝67.5MB/s67.5×2=135MB/S

3.6.2PCI(外部組件互聯(lián))總線33MHz(32bit)帶寬133MB/s66MHz(64bit)帶寬528MB/s

圖3-52早期Pentium系統(tǒng)的體系結(jié)構(gòu)圖3-53現(xiàn)代Pentium4的總線結(jié)構(gòu)1.PCI總線仲裁2.PCI總線信號54#553.PCI總線事務(wù)56圖3-57典型的PCIExpress系統(tǒng)3.6.3PCIExpress3.6.4通用串行總線(USB)

USB支持4種類型的幀：?控制幀用于配置設(shè)備，對設(shè)備發(fā)出命令，并查詢它們的狀態(tài)。

?同步幀用于那些需要以精確的時間間隔發(fā)送和接收數(shù)據(jù)的實時設(shè)備（麥克風(fēng)、揚聲器、電話等).?塊傳送幀用于對數(shù)據(jù)沒有實時要求的設(shè)備(打印機)的大批量數(shù)據(jù)傳送。?由于USB并不支持中斷，所以還需要中斷幀。

幀由一個或多個包組成,共有4種類型的包:?令牌包從根傳送到設(shè)備，用于系統(tǒng)控制,IN,OUT).?數(shù)據(jù)包DATA用來雙向傳送最多可達64字節(jié)的信息.?握手包有3種類型：ACK（前面的數(shù)據(jù)包已正確接收）、NAK（檢測到CRC錯）和STALL（請稍候――我現(xiàn)在很忙）。?特別包

(SOF9例：下列選項中，體現(xiàn)總線標(biāo)準(zhǔn)發(fā)展歷程的是()

AISAEISAVESAPCIBPCIEISAISAVESACEISAVESAPCIISADISAEISAPCIVESA例：下列選項中正確的是（）①PCI總線連接各種高速的PCI設(shè)備②PCI總線是一個與處理器無關(guān)的高速外圍總線③PCI總線采用分布式仲裁策略④PCI總線采用異步時序協(xié)議A僅②③B僅①②C僅③④D僅①②③例：下列有關(guān)PCI總線基本概念描述中不正確的句子是（）APCI總線采用異步時序協(xié)議BPCI總線的基本傳輸機制是猝發(fā)式傳送CPCI設(shè)備可以是主設(shè)備，也可以是從設(shè)備D系統(tǒng)中允許有多條PCI總線例：PCI總線是一個高帶寬且與處理器無關(guān)的標(biāo)準(zhǔn)總線，下面描述中不正確的是（）A采用同步定時協(xié)議B采用分布式仲裁策略C具有自動配置能力D適合于低成本的小系統(tǒng)20（10）下列選項中的英文縮寫均為總線標(biāo)準(zhǔn)的是（）A.PCI、CRT、USB、EISAB.ISA、CPI、VESA、EISAC.ISA、SCSI、RAM、MIPSD.ISA、EISA、PCI、PCI-Express20（12）、下列關(guān)于USB總線特性的描述中，錯誤的是A.可實現(xiàn)外設(shè)的即插即用和熱插拔B.可通過級聯(lián)方式連接多臺外設(shè)C.是一種通信總線，可以連接不同外設(shè)D.同時可傳輸2位數(shù)據(jù)，數(shù)據(jù)傳輸率高3.7接口電路3.7.1I/O芯片UART,USART,CRT控制器,disk控制器和PIO.方式0:基本I/O方式方式1:通用I/O方式方式2:雙向傳輸方式A1A0R