2015年計(jì)算機(jī)考研計(jì)算機(jī)組成原理試題三【附答案】

2015年計(jì)算機(jī)考研：計(jì)算機(jī)組成原理試題三【附答案】

一、選擇題（共20分，每題1分）

1.直接、間接、立即三種尋址方式指令的執(zhí)行速度，由快至慢的

排序是—C―O

A.直接、立即、間接；B.直接、間接、立即；

C.立即、直接、間接；D.立即、間接、直接。

2.存放欲執(zhí)行指令的寄存器是—D—o

A.MAR;B.PC;C.MDR;D.IRo

3.在獨(dú)立請求方式下，若有N個設(shè)備，則—B_o

A.有一個總線請求信號和一個總線響應(yīng)信號;B.有N個總線請求

信號和N個總線響應(yīng)信號；

C.有一個總線請求信號和N個總線響應(yīng)信號;D.有N個總線請求

信號和一個總線響應(yīng)信號。

4.下述說法中_C是正確的。

A.半導(dǎo)體RAM信息可讀可寫，且斷電后仍能保持記憶；

B.半導(dǎo)體RAM是易失性RAM，而靜態(tài)RAM中的存儲信息是不

易失的；

C.半導(dǎo)體RAM是易失性RAM，而靜態(tài)RAM只有在電源不掉時，

所存信息是不易失的。

5.DMA訪問主存時，向CPU發(fā)出請求，獲得總線使用權(quán)時再進(jìn)

行訪存，這種情況稱作_Bo

A.停止CPU訪問主存也周期挪用;CDMA與CPU交替訪

問;D.DMA。

6二十算機(jī)中表示地址時，采用_Do

A.原碼;B.補(bǔ)碼;C.反碼;D.無符號數(shù)。

7.采用變址尋址可擴(kuò)大尋址范圍，且—Co

A.變址寄存器內(nèi)容由用戶確定，在程序執(zhí)行過程中不可變；

B.變址寄存器內(nèi)容由操作系統(tǒng)確定，在程序執(zhí)行過程中可變；

C.變址寄存器內(nèi)容由用戶確定，在程序執(zhí)行過程中可變；

D.變址寄存器內(nèi)容由操作系統(tǒng)確定，在程序執(zhí)行過程不中可變；

8.由編譯程序?qū)⒍鄺l指令組合成一條指令，這種技術(shù)稱做

_C_O

A.超標(biāo)量技術(shù);B.超流水線技術(shù);C.超長指令字技術(shù);D.超字長。

9.計(jì)算機(jī)執(zhí)行乘法指令時，由于其操作較復(fù)雜，需要更多的時間，

通常采用_C控制方式。

A.延長機(jī)器周期內(nèi)節(jié)拍數(shù)的;B.異步;C.中央與局部控制相結(jié)合

的;D.同步；

10.微程序放在_B中。

A.存儲器控制器;B.控制存儲器;C.主存儲器;D.Cache。

11.在CPU的寄存器中，B對用戶是完全透明的。

A.程序計(jì)數(shù)器；B.指令寄存器;C.狀態(tài)寄存器;D.通用寄存器。

12.運(yùn)算器由許多部件組成，其核心部分是_B—。

A.數(shù)據(jù)總線；B.算術(shù)邏輯運(yùn)算單元；C.累加寄存器；D.多路開關(guān)。

13.DMA接口_Bo

A.可以用于主存與主存之間的數(shù)據(jù)交換;B.內(nèi)有中斷機(jī)制；

C.內(nèi)有中斷機(jī)制，可以處理異常情況;D.內(nèi)無中斷機(jī)制

14.CPU響應(yīng)中斷的時間是—C—o

A.中斷源提出請求;B.取指周期結(jié)束;C.執(zhí)行周期結(jié)束;D.間址周

期結(jié)束。

15_.直接尋址的無條件轉(zhuǎn)移指令功能是將指令中的地址碼送入

_Ao

A.PC;B.地址寄存器;C.累加器;D.ALU。

16.三種集中式總線控制中，A_方式對電路故障最敏感。

A.鏈?zhǔn)讲樵兊┯?jì)數(shù)器定時查詢;C.獨(dú)立請求;D.以上都不對。

17.一個16Kx32位的存儲器，其地址線和數(shù)據(jù)線的總和是

A.48;B.46;C.36;D.32.

18.以下敘述中錯誤的是—B—o

A.指令周期的第一個操作是取指令;B.為了進(jìn)行取指令操作，控

制器需要得到相應(yīng)的指令；

C.取指令操作是控制器自動進(jìn)行的;D.指令第一字節(jié)含操作碼。

19.主存和CPU之間增加高速緩沖存儲器的目的是—A—o

A.解決CPU和主存之間的速度匹配問題;B.擴(kuò)大主存容量；

C.既擴(kuò)大主存容量，又提高了存取速度;D.擴(kuò)大輔存容量。

20.以下敘述A是錯誤的。

A.一個更高級的中斷請求一定可以中斷另一個中斷處理程序的

執(zhí)行；

B.DMA和CPU必須分時使用總線；

C.DMA的數(shù)據(jù)傳送不需CPU控制；D.DMA中有中斷機(jī)制。

二、填空（共20分，每空1分）

1.設(shè)24位長的浮點(diǎn)數(shù)，其中階符1位，階碼5位，數(shù)符1位，

尾數(shù)17位，階碼和尾數(shù)均用補(bǔ)碼表示，且尾數(shù)采用規(guī)格化形式，則

它能表示最大正數(shù)真值是A,非零最小正數(shù)真值是B,絕對值最

大的負(fù)數(shù)真值是C，絕對值最小的負(fù)數(shù)真值是D（均用十進(jìn)制表

示）。

2.變址尋址和基址尋址的區(qū)別是：在基址尋址中，基址寄存器提

供A,指令提供B;而在變址尋址中，變址寄存器提供C,指令

提供D。

3.影響流水線性能的因素主要反映在A和B兩個方面。

4.運(yùn)算器的技術(shù)指標(biāo)一般用A和B表示。

5.緩存是設(shè)在A和B之間的一種存儲器，其速度C匹配，

其容量與D有關(guān)。

6.CPU響應(yīng)中斷時要保護(hù)現(xiàn)場，包括對A和B的保護(hù)，前者

通過

C實(shí)現(xiàn)，后者可通過D實(shí)現(xiàn)。

三、名詞解釋（共10分，每題2分）

1.微程序控制2.存儲器帶寬3.RISC4.中斷隱指令及功能5.機(jī)

器字長

四、計(jì)算題（5分）

已知：兩浮點(diǎn)數(shù)x=0.1101x210,y=0.1011x201求：x+y

五、簡答題（共20分）

1.完整的總線傳輸周期包括哪幾個階段?簡要敘述每個階段的工

作。（4分）

2.除了采用高速芯片外，從計(jì)算機(jī)的各個子系統(tǒng)的角度分析，指

出6種以上（含6種）提高整機(jī)速度的措施。（6分）

3.某機(jī)有五個中斷源，按中斷響應(yīng)的優(yōu)先順序由高到低為

L0,L1,L2,L3,L4,現(xiàn)要求優(yōu)先順序改為L3,L2,L4,L0,L1,寫出各中斷

源的屏蔽字。（5分）

屏蔽字

中斷源2

01234。

L0.

Lh

L2PA

L3,

L4-

4.某機(jī)主存容量為4Mxi6位，且存儲字長等于指令字長，若該

機(jī)的指令系統(tǒng)具備120種操作。操作碼位數(shù)固定，且具有直接、間

接、立即、相對四種尋址方式。（5分）

（1）畫出一地址指令格式并指出各字段的作用;

（2）該指令直接尋址的最大范圍（十進(jìn)制表示）；

（3）一次間址的尋址范圍（十進(jìn)制表示）；

（4）相對尋址的位移量（十進(jìn)制表示）。

六、問答題（共15分）

1.假設(shè)CPU在中斷周期用堆棧保存程序斷點(diǎn)，而且進(jìn)棧時指針

減1,出棧時指針加1。分別寫出組合邏輯控制和微程序控制在完成

中斷返回指令時，取指階段和執(zhí)行階段所需的全部微操作命令及節(jié)拍

安排。（8分）

2.畫出DMA方式接口電路的基本組成框圖，并說明其工作過程

（以輸入設(shè)備為例）。（7分）

七、設(shè)計(jì)題（10分）

設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用作訪存控制信號（低

電平有效），用作讀/寫控制信號（高電平為讀，低電平為寫）。現(xiàn)有下

列存儲芯片：1KX4位RAM;4Kx8位RAM;8K位RAM;2Kx8位

ROM;4Kx8位ROM;8Kx8位ROM及74LS138譯碼器和各種門電路，

如圖所示。畫出CPU與存儲器的連接圖，要求

（1）主存地址空間分配：

6000H-67FFH為系統(tǒng)程序區(qū)；

6800H-6BF