《數(shù)字邏輯簡明教程》課件第7章

第七章數(shù)/模與模/數(shù)轉(zhuǎn)換7.1DAC7.2ADC圖7－1

A/D、D/A轉(zhuǎn)換器在數(shù)字系統(tǒng)中的應(yīng)用

7.1

DAC

7.1.1DAC的基本概念

1.轉(zhuǎn)換特性

DAC電路輸入的是n位二進(jìn)制數(shù)字信息B(Bn-1、Bn-2、…、B1、B0)，其最低位(LSB)的B0和最高位(MSB)的Bn-1Ｒ的權(quán)分別為20和2n-1，故B按權(quán)展開后為B=Bn-12n-1+Bn-22n-2+…+B121+B020

DAC電路輸出的是與輸入數(shù)字量成正比例的電壓uO

或電流iO，即式中,K為轉(zhuǎn)換比例常數(shù)。圖7－2所示為DAC框圖。當(dāng)n=3時，DAC轉(zhuǎn)換電路的輸出與輸入轉(zhuǎn)換特性如圖7－3所示，輸出為階梯波。圖7－2

DAC框圖圖7－3轉(zhuǎn)換特性

2.分辨率

DAC的分辨率，即為電路所能分辨的最小輸出電壓增量ULSB與滿刻度輸出電壓UMSB(Um)之比。而最小輸出電壓增量，就是輸入數(shù)字量中最低位(LSB)B0狀態(tài)變化引起對應(yīng)輸出電壓變化的幅值ULSB。由DAC轉(zhuǎn)換特性可知，當(dāng)Um一定時，輸入數(shù)字量的位數(shù)n越多，ULSB越小，分辨率為即說明n越大，DAC的分辨能力越高(分辨率越小)。例如,當(dāng)n=10時，DAC的分辨率;當(dāng)n=11時，DAC的分辨率?！?/p>

如已知DAC的分辨率及滿刻度輸出電壓Um,則可得出輸入最低位(LSB)B0所對應(yīng)的輸出電壓增量ULSB。例如，當(dāng)Um=10V,n=10時，DAC的ULSB=10×1‰=10mV；當(dāng)n=11時，ULSB=10×0.5‰=5mV。

實(shí)際中有時也常常用位數(shù)來表示分辨率。

3.精度

精度是實(shí)際輸出值與理論計(jì)算值之差。這種差值是由轉(zhuǎn)換過程中的各種誤差引起的，主要指靜態(tài)誤差，它包括以下幾種誤差類型。

(1)非線性誤差：它是由電子開關(guān)導(dǎo)通的電壓降和電阻網(wǎng)絡(luò)電阻值偏差產(chǎn)生的，常用滿刻度的百分?jǐn)?shù)表示。

(2)比例系數(shù)誤差：它是參考電壓UR偏離標(biāo)準(zhǔn)值引起的誤差，也用滿刻度的百分?jǐn)?shù)表示。

(3)漂移誤差：它是由集成運(yùn)放漂移產(chǎn)生的誤差。增益的改變也會引起增益誤差。

4.轉(zhuǎn)換時間

轉(zhuǎn)換時間也稱輸出建立時間。它是從輸入數(shù)字信號時開始，到輸出電壓或電流達(dá)到穩(wěn)態(tài)值時所需要的時間。

此外，還有輸入低電平、電源電壓范圍、基準(zhǔn)電壓范圍、溫度系數(shù)等參數(shù)。7.1.2

DAC的電路形式及工作原理

1.權(quán)電阻DAC

圖7－4是權(quán)電阻DAC電路，它由基準(zhǔn)電壓、電子模擬開關(guān)、權(quán)電阻網(wǎng)絡(luò)及求和放大器組成。圖7－4權(quán)電阻DAC電路開關(guān)的位置由輸入數(shù)字信號控制，輸入信號為“1”，則該位開關(guān)位置接UR，反之接地。選擇權(quán)電阻網(wǎng)絡(luò)中的電阻的阻值時，應(yīng)該使流過該電阻的電流Ii與該位的權(quán)值成正比例。這樣,由MSB位到LSB位每一位的電阻值是相鄰高位的2倍，使各支路電流Ii逐位遞減1/2。例如，輸入二進(jìn)制代碼最高位為Bn-1，其位權(quán)為2n-1，驅(qū)動開關(guān)Sn-1連接的權(quán)電阻值R

n-1=2n-1-(n-1)R=20R；最低位為B0，其位權(quán)為20，驅(qū)動開關(guān)S0連接的權(quán)電阻值為R0=2n-1-(0)R=2n-1R；對于任意位Bi，其位權(quán)為2i，驅(qū)動開關(guān)Si連接的權(quán)電阻值為Ri=2n-1-(i)R，即二進(jìn)制代碼的位權(quán)越大，對應(yīng)的權(quán)電阻越小。集成運(yùn)算放大器作為求和權(quán)電阻網(wǎng)絡(luò)的緩沖器，使輸出模擬信號不受負(fù)載變化的影響，將電流轉(zhuǎn)換成電壓輸出，且可通過改變反饋電阻Rf的大小來調(diào)節(jié)轉(zhuǎn)換系數(shù)。

輸出模擬電壓uO與輸入數(shù)字量Bi的定量關(guān)系分析如下：

當(dāng)輸入二進(jìn)制數(shù)碼中某一位Bi=1時，開關(guān)Si接至基準(zhǔn)電壓UR，這時在相應(yīng)的電阻Ri支路上產(chǎn)生電流當(dāng)Bi=0時，開關(guān)Si接地，電流ii=0,因此電流表達(dá)式應(yīng)為根據(jù)疊加原理，總的輸出電流為通過集成運(yùn)算放大器，輸出電壓為將代入上式,則得由該式可見，輸出模擬電壓的大小與輸入二進(jìn)制數(shù)碼成正比，實(shí)現(xiàn)了數(shù)字量到模擬量的轉(zhuǎn)換。例如，UR=8V,輸入八位二進(jìn)制數(shù)碼為11001011，則輸出電壓為權(quán)電阻DAC電路簡單、直觀，便于理解DAC的原理，但電阻網(wǎng)絡(luò)中電阻種類太多且范圍寬，這給保證轉(zhuǎn)換精度帶來了困難，同時集成也十分困難。因此目前單片集成DAC中，采用較為廣泛的是R－2R倒T型電阻網(wǎng)絡(luò)DAC電路。圖7－5

R－2R倒T型網(wǎng)絡(luò)DAC電路

2.倒T型網(wǎng)絡(luò)DAC

R－2R倒T型網(wǎng)絡(luò)DAC電路如圖7－5所示。圖中S0~Sn-1為模擬開關(guān)，R－2R電阻網(wǎng)絡(luò)呈倒T型，運(yùn)算放大器組成求和電路。模擬開關(guān)Si由輸入數(shù)碼Bi控制。當(dāng)Bi=1時，Si接運(yùn)算放大器反相輸入端，電流Ii流入求和電路；當(dāng)Bi=0時，Si將電阻2R接地。根據(jù)運(yùn)算放大器線性運(yùn)用時的虛接地概念可知，無論模擬開關(guān)Si

處于何種位置，與Si相連的2R電阻均將接地。這樣流過2R電阻上的電流不隨開關(guān)位置變化而變化，為確定值。分析R－2R電阻網(wǎng)絡(luò)可以發(fā)現(xiàn)，從每個節(jié)點(diǎn)向左看的二端網(wǎng)絡(luò)等效電阻均為2R，流過2R支路的電流從高位到低位按2的整數(shù)倍遞減。設(shè)由基準(zhǔn)電壓源提供的總電流為I(I=UR/R)，則流過各節(jié)點(diǎn)的電流從高位至低位依次為運(yùn)算放大器的輸出電壓為若Rf=R,并將I=UR/R代入上式，則有可見，輸出模擬電壓正比于數(shù)字量的輸入。倒T型電阻網(wǎng)絡(luò)的特點(diǎn)是電阻種類少，只有R和2R兩種。因此，它可以提高制作精度，而且在動態(tài)轉(zhuǎn)換過程中對輸出不易產(chǎn)生尖峰脈沖干擾，有效地減小了動態(tài)誤差，提高了轉(zhuǎn)換速度。倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器是目前轉(zhuǎn)換速度較高且使用較多的一種。

由于模擬開關(guān)的存在，當(dāng)流過各支路的電流稍有變化，或由于模擬開關(guān)電壓降的差別，就會產(chǎn)生轉(zhuǎn)換誤差。為進(jìn)一步提高D/A轉(zhuǎn)換精度，可采用權(quán)電流型DAC，其原理圖如圖7－6所示(以四位為例)。電路中，用一組恒流源代替R－2R倒T型網(wǎng)絡(luò)。這組恒流源從高位到低位電流的大小依次為I/2、I/4、I/8、I/16。圖7－6權(quán)電流DAC原理圖當(dāng)圖7－6中的Bi=1時，開關(guān)接運(yùn)算放大器的反相輸入端，相應(yīng)權(quán)電流流入求和電路；當(dāng)Bi=0時，開關(guān)接地。故擴(kuò)大至n位，則采用恒流源電路后，各支路權(quán)電流的大小均不受模擬開關(guān)導(dǎo)通電阻和壓降的影響，這就降低了對模擬開關(guān)電路的要求，提高了轉(zhuǎn)換精度。7.1.3集成DAC

目前集成DAC很多。采用R－2R倒T型網(wǎng)絡(luò)的DAC有DAC0832(八位)、AD7520(十位)、DAC1210(十二位)等。采用權(quán)電流的DAC有AD1408、DAC0806、DAC0808。下面只介紹AD7520。

AD7520的內(nèi)部結(jié)構(gòu)圖類似于圖7－4，只是它是由10個節(jié)點(diǎn)的倒置R－2R倒T型網(wǎng)絡(luò)等組成，并將運(yùn)算放大器上的反饋電阻Rf也集成在一起，目的是使Rf與倒T型網(wǎng)絡(luò)電阻的性能及所處環(huán)境保持一致，以提高器件的轉(zhuǎn)換精度。它內(nèi)部不含運(yùn)算放大器，使用時需外加。圖7－7為AD7520的引腳圖。其中:

D0~D9為10個數(shù)碼控制位，控制著內(nèi)部CMOS的電流開關(guān)。

IO1和IO2為電流輸出端。

Rf端為反饋電阻Rf的一個引出端，另一個引出端和IO1端連接在一起。

UREF端為基準(zhǔn)電壓輸入端。

+UDD端接電源的正端。

GND端為接地端。圖7－7

AD7520引腳圖7.2

ADC7.2.1

ADC的組成

1.ADC的兩個組成部分及其作用將模擬量轉(zhuǎn)換為數(shù)字量一般需經(jīng)過采樣保持和量化編碼兩部分電路，如圖7－8所示。圖7－8ADC的組成部分

(1)采樣保持電路。采樣保持電路是由受控的理想模擬開關(guān)與存儲電容C組成的。模擬開關(guān)由周期性的采樣脈沖CPs進(jìn)行邏輯控制，將模擬量uI(t)轉(zhuǎn)換成時間上離散

的模擬量uI′(t)，然后將采樣值暫時存儲在電容C上，即將uI(t)轉(zhuǎn)換成階梯狀的樣值展寬信號uI′(t)，并將采樣值保持到下一個采樣脈沖到來之前。在這段保持時間里，采樣值通過模數(shù)轉(zhuǎn)換電路數(shù)字化。

圖7－9為采樣保持電路中輸入模擬電壓采樣保持前后的波形舉例。采樣開關(guān)S的控制信號CPs的頻率fs必須滿足公式fs≥2fimax(fimax為輸入電壓頻譜中的最高頻率)，即其周期Ts很小，而且采樣時間τ比Ts更要小許多，這樣就能將采樣保持后的uI′(t)不失真地恢復(fù)成輸入電壓uI(t)。該公式稱為采樣定理。

最簡單的采樣保持電路如圖7－10所示。場效應(yīng)管V為采樣門，高質(zhì)量的電容C為保持電路，集成運(yùn)算放大器A為跟隨器，起緩沖隔離負(fù)載的作用。假定C的充電時間常數(shù)遠(yuǎn)小于τ，而且不考慮電容漏電，A的輸入阻抗及V的截止阻抗則成為一個理想的采樣保持電路。圖7－9采樣保持前后的波形舉例圖7－10采樣保持電路原理圖

(2)量化編碼電路。采樣保持電路的輸出信號uI′(t)雖已成為階梯狀，但其階梯幅值仍是連續(xù)可變的，有無限多個數(shù)值，無法與n位有限的2n個數(shù)字量輸出X相對應(yīng)。因此，必須將采樣后的值只限于在某些規(guī)定個數(shù)的離散的電平上，凡介于兩個離散電平之間的采樣值，就要用某種方式整理歸并到這兩個離散電平之一上。這種將幅值取整歸并的方式及過程稱為“量化”。

將量化后的有限個整量值用n位一組的某種數(shù)字代碼(如二進(jìn)制碼、BCD碼或Gray碼等)對應(yīng)描述以形成數(shù)字量，這種用數(shù)字代碼表示量化幅值的過程稱作“編碼”。無論何種ADC電路都不可缺少量化編碼電路，它們是最核心的組成部分，其電路形式多樣，是本節(jié)討論的重點(diǎn)。

2.量化方式和量化誤差

對采樣保持值進(jìn)行量化，一般有如下兩種方式。

(1)只舍不入法。當(dāng)輸入uI在某兩個相鄰的量化值之間，即(k-1)·s≤uI＜k·s

式中s為量化的最小數(shù)量單位，稱作“量化間隔”;k為整數(shù)。這時采取只舍不入的方法，將uI不足一個s的尾數(shù)舍去,取其原整數(shù)，即取uI的量化值為u*I=(k-1)·s。如s=1V,uI=2.8V時，u*I=2V。

(2)四舍五入法。當(dāng)uI的尾數(shù)不足時，用舍尾取整法得其量化值；當(dāng)uI的尾數(shù)等于或大于時，則入整。例如，已知s=1V,則uI=2.1V時，u*I=2V;uI=2.7V時，u*I=3V。

不論采用何種量化方式，量化過程中必然使被測輸入信號與量化值之間有誤差，這二值之差稱作“量化誤差”，即ε=uI-u*I。不同的量化方式其可能出現(xiàn)的最大量化誤差εmax不同。用只舍不入法量化時,εmax=1·s，而且ε≥0；用四舍五入法量化時，，而且ε可以大于0，也可以小于等于0。因此，第二種量化方法較好。

由于量化方法不同，最后的編碼也可能有差異。圖7－11表示兩種不同的量化方法，其中圖(a)表示只舍不入的量化方法，圖(b)表示四舍五入的量化方法。圖7－11兩種量化方法的比較7.2.2

ADC電路

模數(shù)轉(zhuǎn)換電路的形式很多，通常可以合并為兩大類。

(1)間接法：將采樣保持的模擬信號首先轉(zhuǎn)換成與模擬量成正比的時間T或頻率F，然后再將中間量T或F轉(zhuǎn)換成數(shù)字量。由于通常采用頻率恒定的時鐘脈沖通過計(jì)數(shù)器來轉(zhuǎn)換，因此也稱計(jì)數(shù)式。這種轉(zhuǎn)換的特點(diǎn)是，工作速度低，轉(zhuǎn)換精度可以作得較高，干擾抑制能力較強(qiáng)。該方法一般在測試儀表中運(yùn)用得較多。

(2)直接法：通過一套基準(zhǔn)電壓與采樣保持信號進(jìn)行比較，從而直接轉(zhuǎn)換數(shù)字量。這種轉(zhuǎn)換方法的特點(diǎn)是，工作速度較快，轉(zhuǎn)換精度容易保證。由于此類電路一般均采用數(shù)字電路構(gòu)成，故調(diào)整方便。

1.雙積分ADC

雙積分ADC又稱雙斜率ADC，是間接法的一種，它先將模擬電壓uI轉(zhuǎn)換成與之大小對應(yīng)的時間T，再在時間間隔T內(nèi)用計(jì)數(shù)器對固定頻率計(jì)數(shù)，計(jì)數(shù)器所計(jì)的數(shù)字量就正比于

輸入模擬電壓。

雙積分ADC電路如圖7－12所示，它由下列幾個主要部分組成。圖7－12雙積分ADC電路原理圖

(1)積分器：它由運(yùn)算放大器A1和RC積分網(wǎng)絡(luò)組成，這是轉(zhuǎn)換器的核心。它的輸入端接開關(guān)S，開關(guān)S受觸發(fā)器Fn控制。當(dāng)Qn=0時，S接輸入電壓uI，積分器對輸入信號電壓uI積分；當(dāng)Qn=1時，S接基準(zhǔn)電壓-UR,積分器對-UR積分。積分器進(jìn)行了兩次方向相反的積分。積分器輸出uA接過零比較器。

(2)過零比較器：當(dāng)積分器輸出uA＞0時，比較器輸出UC=0；當(dāng)uA≤0時，UC=1。比較器輸出作為時鐘控制門G的控制信號。

(3)時鐘控制門G:G門有兩個輸入端，一個接比較器輸出，一個接標(biāo)準(zhǔn)時鐘。當(dāng)過零比較器輸出UC=1時，標(biāo)準(zhǔn)時鐘通過G門加到計(jì)數(shù)器；當(dāng)UC=0時，G門被封鎖，計(jì)數(shù)器停止計(jì)數(shù)。

(4)計(jì)數(shù)器和定時電路：它由n+1個觸發(fā)器構(gòu)成。F0~Fn-1構(gòu)成n位二進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器在啟動脈沖作用下，全部觸發(fā)器置0，觸發(fā)器Fn輸出Qn=0，使開關(guān)S接uI，積分器對uI積分，uA＜0，經(jīng)過零比較器,UC＞0,G門開啟，n位二進(jìn)制計(jì)數(shù)器開始計(jì)數(shù)。當(dāng)計(jì)數(shù)器輸入2n個時鐘信號后，觸發(fā)器F0~Fn-1狀態(tài)由11…11回到全0態(tài)，而觸發(fā)器Fn輸出Qn=1,發(fā)出定時控制信號，使開關(guān)S接至基準(zhǔn)電源-UR，積分器反向積分。比較器輸出UC仍為1，時鐘信號仍通過G門，F(xiàn)0~Fn-1再次從0開始計(jì)數(shù)，直至積分器輸出uA≥0，使過零比較器輸出UC=0，G門封鎖。此時，計(jì)數(shù)器所計(jì)二進(jìn)制數(shù)即為與輸入模擬采樣保持信號的平均值成正比的數(shù)字量。

下面以uI正極性電壓為例，定量說明雙積分ADC電路的工作情況,工作波形如圖7－13所示。其工作過程可分為兩個階段。圖7－13雙積分ADC工作波形

(1)采樣階段：在啟動脈沖作用下，將全部觸發(fā)器置0。由于Qn=0，使開關(guān)S與輸入信號uI連接,A/D轉(zhuǎn)換開始。uI加至積分器的輸入端后，積分器對uI進(jìn)行積分，輸出為式中，τ=RC，為積分時間常數(shù)。由于uA＜0，過零比較器輸出UC=1，G門打開，n位二進(jìn)制計(jì)數(shù)器從0開始計(jì)數(shù)，一直到t=T1=2nTCP

時，觸發(fā)器F0~Fn-1又全部回到0，而觸發(fā)器Fn由0翻至1，Qn=1，開關(guān)S轉(zhuǎn)接至基準(zhǔn)電源-UR，采樣階段結(jié)束。此時T2=t-T1=NTCP

式中,TCP為時鐘脈沖的周期。(2)比較階段：開關(guān)S轉(zhuǎn)接至基準(zhǔn)電源-UR后，積分器對-UR進(jìn)行積分，積分器出當(dāng)uA≥0時，過零比較器輸出UC=0，G門被封鎖，計(jì)數(shù)器停止計(jì)數(shù)。假設(shè)此時計(jì)數(shù)器已記錄了N個脈沖，則代入上式得求得由此式可見，計(jì)數(shù)器所計(jì)脈沖數(shù)N與輸入電壓uI成正比，N所對應(yīng)的二進(jìn)制代碼即為數(shù)字量的輸出，這樣就實(shí)現(xiàn)了ADC。

這種轉(zhuǎn)換器具有如下優(yōu)點(diǎn)：①最后的轉(zhuǎn)換結(jié)果與積分器時間常數(shù)τ無關(guān)，從而消除了由于斜坡電壓非線性帶來的誤差，允許積分電容在一個寬范圍內(nèi)變化，而不影響結(jié)果；②由于輸入信號的積分時間T1=2nTCP較長且是固定值，而 正比于輸入信號在T1內(nèi)的平均值，這樣對疊加在輸入信號上的干擾信號有很強(qiáng)的抑制能力；③這種轉(zhuǎn)換器不必采用高穩(wěn)定度的時鐘信號源，它只要求時鐘源在一個轉(zhuǎn)換周期T1+T2內(nèi)保持穩(wěn)定即可。這種轉(zhuǎn)換器廣泛應(yīng)用于要求精度較高而轉(zhuǎn)換速度要求不高的儀器中。

還需指出的是，圖7－12只畫了雙積分ADC的基本環(huán)節(jié)，它還有其他一些控制電路。

如啟動脈沖產(chǎn)生電路；在一次轉(zhuǎn)換結(jié)束后，第二次轉(zhuǎn)換之前，積分電容放電，使積分器輸出回零電路；輸入信號電壓極性判別電路等。2.逐次逼近式ADC

逐次逼近式ADC是直接式ADC中最常用的一種。其基本思想是，將大小不同的參考電壓與采樣保持后的電壓uI逐步進(jìn)行比較，比較結(jié)果以相應(yīng)的二進(jìn)制代碼表示。

圖7－14表示了四位逐次逼近型A/D轉(zhuǎn)換器的原理方框圖，它由下列各部分組成。圖7－14四位逐次逼近型ADC轉(zhuǎn)換器原理框圖D/A轉(zhuǎn)換器：它的作用是根據(jù)不同的輸入數(shù)碼來產(chǎn)生一組數(shù)值不同的參考電壓UR′，將其送至電壓比較器并與輸入模擬信號uI進(jìn)行比較。D/A轉(zhuǎn)換器通常采用權(quán)電阻或R－2R梯形解碼網(wǎng)絡(luò)的結(jié)構(gòu)，輸出UR′與輸入數(shù)碼QDQCQBQA之間的關(guān)系如表7－1所示。

電壓比較器：它的一端輸入采樣保持電壓uI,另一端輸入D/A轉(zhuǎn)換器產(chǎn)生的參考電壓UR′。當(dāng)UR′＜uI時，比較器輸出F=1；當(dāng)UR′≥uI時，比較器輸出F=0。

時序分配器：它的作用是產(chǎn)生比較用的節(jié)拍脈沖。時序分配器通常由環(huán)型計(jì)數(shù)器構(gòu)成，在CP作用下，產(chǎn)生CP0~CP4的波形輸出(如圖7－15所示)。圖7－15時序分配器輸出波形JK觸發(fā)器：其作用是在節(jié)拍脈沖CP0~CP4作用下，記憶前次比較結(jié)果，并向D/A轉(zhuǎn)換器提供輸入數(shù)碼，以產(chǎn)生參考電壓UR′。

暫存器：由D觸發(fā)器構(gòu)成，在節(jié)拍脈沖CP4的作用下，記憶最后比較結(jié)果，并行輸出二進(jìn)制代碼。

下面我們舉例說明逐次逼近式ADC的工作過程。

假設(shè)：D/A轉(zhuǎn)換器的基準(zhǔn)電壓UR=8V，采樣保持信號電壓uI=6.25V。首先，在節(jié)拍脈沖CP0作用下，使JK觸發(fā)器的狀態(tài)置為QDQCQBQA=1000，則D/A轉(zhuǎn)換器輸出參考電壓UR′=(8/16)UR(見表7－1)，所以UR′=4V。由于UR′＜uI，比較器輸出F=1，G=0,這樣，各級觸發(fā)器的J=1，K=0。表7－1輸出與輸入數(shù)碼的關(guān)系

接著，節(jié)拍脈沖CP1到來，其下跳沿觸發(fā)JK觸發(fā)器D，使QD=1，同時CP1使觸發(fā)器C置1。這樣，在CP1作用后，JK觸發(fā)器的狀態(tài)為QDQCQBQA=1100。D/A轉(zhuǎn)換器輸出參考電壓UR′=(12/16)UR=(12/16)×8=6V。由于UR′=＜uI，比較器輸出F=1，G=0,這樣，各級觸發(fā)器的J=1,K=0。

CP1作用結(jié)束后，CP2節(jié)拍脈沖到來，其下跳沿觸發(fā)JK觸發(fā)器C，使QC=1。同時CP2使觸發(fā)器B置1。這樣，在CP2作用后，JK觸發(fā)器的狀態(tài)為QDQCQBQA=1110。D/A轉(zhuǎn)換器輸出參考電壓UR′=(14/16)UR=(14/16)×8=7V。由于UR′＞uI，比較器輸出F=0，G=1,這樣，各級觸發(fā)器的J=0，K=1。CP2作用結(jié)束后，CP3節(jié)拍脈沖到來，其下跳沿觸發(fā)JK觸發(fā)器B，使QB=0。同時CP3使觸發(fā)器A置1。這樣，在CP3作用下，JK觸發(fā)器的狀態(tài)為QDQCQBQA=1101。D/A轉(zhuǎn)換器輸出參考電壓UR′=(13/16)UR=(13/16)×8=6.5V。由于UR′＞uI，比較器輸出F=0，G=1,這樣，各級觸發(fā)器的J=0，K=1。CP3作用結(jié)束后，CP4節(jié)拍脈沖到來，其下跳沿觸發(fā)JK觸發(fā)器A，使QA=0，JK觸發(fā)器的狀態(tài)為QDQCQBQA=1100。

CP4節(jié)拍脈沖的上升沿觸發(fā)暫存器各D觸發(fā)器，將JK觸發(fā)器狀態(tài)1100存入到暫存器中。暫存器的輸出D3D2D1D0=1100，即為輸入模擬電壓uI=6.25V的二進(jìn)制代碼。

暫存器輸出的是并行二進(jìn)制代碼。同時從上面分析中可見，比較器F端順序輸出的恰好是1100串行輸出的二進(jìn)制代碼。

逐次逼近型ADC完成一次轉(zhuǎn)換所需的節(jié)拍脈沖數(shù)為(n+1)，其中n為二進(jìn)制代碼的位數(shù)。所以，完成一次轉(zhuǎn)換所需的時間約為(n+1)TCP，其中TCP為時鐘脈沖周期。因此，轉(zhuǎn)換時間隨著二進(jìn)制代碼的位數(shù)n的增加而增加。這種轉(zhuǎn)換器的速度比間接式的要快得多。目前在高速多位的集成ADC電路中，這種電路應(yīng)用較多，它的主要特點(diǎn)就在

于電路簡單，只用一個比較器，而速度、精度都較高。

3.并行比較型ADC電路

圖7－16所示是三位二進(jìn)制數(shù)的并行比較型ADC電路,它由電阻分壓器(即量化標(biāo)尺)、比較器、寄存器和編碼器四部分組成。

輸入模擬電壓的范圍uI=0~8V,uIm=8V；輸出三位二進(jìn)制代碼(n=3)。采用四舍五入的量化方式，量化間隔。量化標(biāo)尺是用電阻分壓器形成各分度值的，并作為各比較器C1~C7的比較參考電平。因采用四舍五入法量化，第一個比較器的參考電平應(yīng)取。采樣保持后的輸入電壓uI與這些分度值相比較，當(dāng)uI大于比較參考電平時，比較器輸出1電平，反之輸出0電平，從而各比較器輸出電平的狀態(tài)就與輸入電壓量化后的值相對應(yīng)。各比較器輸出并行送至由D觸發(fā)器構(gòu)成的寄存器內(nèi)，再經(jīng)過編碼電路將比較器的輸出轉(zhuǎn)換成三位二進(jìn)制代碼x2x1x0。輸入電壓與代碼的對應(yīng)關(guān)系如表7－2所示。圖7－16三位二進(jìn)制數(shù)的并行比較型ADC電路表7－2輸入電壓與代碼的對應(yīng)關(guān)系并行比較型電路的特點(diǎn)是轉(zhuǎn)換速度快。因?yàn)檗D(zhuǎn)換是并行的，其速度僅被比較器及門電路的傳輸延遲時間所限制。它是目前各種ADC電路中轉(zhuǎn)換最快的電路，轉(zhuǎn)換時間僅為數(shù)十納秒。然而其缺點(diǎn)是比較器數(shù)量過多，對于n位數(shù)字量輸出,需用(2n-1)個比較器，因此它一般用于n≤4的情況。而位數(shù)較多時，工程上常采用并/串型電路，可將多個二至四位并行比較ADC適當(dāng)串接，通過級聯(lián)組合可擴(kuò)展至所需的多位數(shù)，極大地節(jié)省了電路元器件。該電路可參閱有關(guān)資料。7.2.3ADC的主要技術(shù)指標(biāo)

1.分辨率

分辨率指ADC對輸入模擬信號的分辨能力。從理論上講，一個n位二進(jìn)制數(shù)輸出ADC應(yīng)能區(qū)分輸入模擬電壓的2n個不同量級。能區(qū)分輸入模擬電壓的最小值為滿量程輸入的1/2n。在最大輸入電壓一定時，輸出位數(shù)愈多，量化單位愈小，分辨率愈高。例如，ADC輸出為八位二進(jìn)制數(shù)，輸入信號最大值為5V，其分辨率為

2.轉(zhuǎn)換誤差

轉(zhuǎn)換誤差通常是以輸出誤差的最大值形式給出的。它表示ADC實(shí)際輸出的數(shù)字量和理論上的輸出數(shù)字量之間的差別，常用最低有效位的倍數(shù)表示。如給出相對誤差小于等于±LSB/2，這就表明實(shí)際輸出的數(shù)字量和理論上應(yīng)得到的輸出數(shù)字量之間的誤差小于最低位的半個字。

3.轉(zhuǎn)