《微電子與集成電路設(shè)計(jì)導(dǎo)論》第五章-集成電路基礎(chǔ)

第五章集成電路基礎(chǔ)微電子與集成電路設(shè)計(jì)導(dǎo)論Introductiontomicroelectronicsandintegratedcircuitdesign

本章內(nèi)容集成電路（IC）數(shù)字集成電路雙極和BiCMOS集成電路模擬集成電路集成電路版圖集成電路設(shè)計(jì)工具大規(guī)模集成電路基礎(chǔ)集成電路設(shè)計(jì)方法學(xué)5.1集成電路概述

集成電路定義：通過(guò)特定工藝，將晶體管、二極管等有源器件和電阻、電容等無(wú)源器件互連“集成”在半導(dǎo)體單晶片上，封裝后來(lái)執(zhí)行特定功能。性能指標(biāo)：集成度功耗延遲積特征尺寸可靠性有源器件:內(nèi)部有電源存在的器件叫做有源器件，常見(jiàn)的有源器件有電子管、晶體管等。集成電路組成要素?zé)o源器件：在不需要外加電源的條件下，就可以顯示其特性的電子元件。無(wú)源元件主要是電阻類、電感類和電容類器件。隔離區(qū)：現(xiàn)采取的隔離技術(shù)主要有PN結(jié)隔離、介質(zhì)隔離、刻槽隔離等。集成電路中采用隔離技術(shù)的原因是避免元件之間的相互干擾影響正常工作，右圖是電容隔離的案例?；ミB線：多層金屬互連技術(shù)是現(xiàn)在的主流互聯(lián)技術(shù)如右圖，首先，使用多層金屬互連技術(shù)可以使集成密度增加，提高集成度；其次，使用多層金屬互連可以降低互連線導(dǎo)致的延遲時(shí)間。鈍化保護(hù)層：表面鈍化工藝是在器件表面覆蓋保護(hù)介質(zhì)膜以防止污染的工藝，右圖即使用PSG和氮硅化化合物作為保護(hù)層的器件結(jié)構(gòu)圖。寄生效應(yīng)：理想狀態(tài)下，導(dǎo)線是沒(méi)有電阻，電容和電感的。而在實(shí)際中則還是會(huì)存在一定的電阻，電容和電感，且頻率越高，寄生效應(yīng)越明顯。集成電路分類

器件結(jié)構(gòu)：雙極型集成電路MOS集成電路BiMOS集成電路電路功能：數(shù)字集成電路模擬集成電路數(shù)?；旌霞呻娐?/p>

電路規(guī)模分類：小規(guī)模集成電路（SSI）中規(guī)模集成電路（MSI）大規(guī)模集成電路（LSI）超大規(guī)模集成電路（VLSI）特大規(guī)模集成電路和巨大規(guī)模集成電路集成規(guī)模元件/芯片集成規(guī)模元件/芯片小規(guī)模10?102超大規(guī)模106?107中規(guī)模102?103特大規(guī)模107?109大規(guī)模103?105巨大規(guī)模>109

表5.1.1集成度分級(jí)表5.1.4集成電路發(fā)展5.2數(shù)字集成電路

數(shù)字系統(tǒng)實(shí)現(xiàn)技術(shù)：數(shù)字CMOS邏輯電路是數(shù)字系統(tǒng)主要實(shí)現(xiàn)方式，其體積小、易于制作以及MOSFET功耗小的特點(diǎn)使得它能夠被制成集成度極高的邏輯和存儲(chǔ)芯片。5.2.1數(shù)字邏輯簡(jiǎn)介基本邏輯常量：01基本邏輯運(yùn)算：非運(yùn)算與運(yùn)算或運(yùn)算復(fù)合邏輯運(yùn)算與非或非異或ABABA+B000011100101101100101011111000表5.2.1-5.2.3邏輯運(yùn)算真值表5.2.1數(shù)字邏輯簡(jiǎn)介5.2.2CMOS反相器性能指標(biāo)反相器組成：CMOS反相器由一個(gè)NMOS晶體管和一個(gè)PMOS晶體管組成。邏輯表達(dá)式：圖5.2.1反相器的電路符號(hào)和電路圖

開(kāi)關(guān)特性：傳輸特性：圖5.2.2CMOS反相器開(kāi)關(guān)特性圖5.2.3CMOS反相器的電壓傳輸特性在直流情況下，CMOS反相器沒(méi)有輸出電流，總是滿足

其中下標(biāo)N和P分別表示NMOS晶體管和PMOS晶體管。（1）如左圖所示的AB區(qū)域，NMOS晶體管截止，PMOS晶體管工作在線性區(qū)，因此有

經(jīng)計(jì)算可得圖5.2.4CMOS反相器中器件工作狀態(tài)隨輸入電平的變化

（2）如左圖所示的BC區(qū)域，NMOS晶體管導(dǎo)通，工作在飽和區(qū)，而PMOS晶體管仍然在線性區(qū)。根據(jù)可得到（3）如左圖所示的CD區(qū)域，NMOS晶體管和PMOS晶體管都處在飽和區(qū)，此時(shí)有

（4）如左圖所示的DE區(qū)域，NMOS管進(jìn)入線性導(dǎo)通區(qū)，而PMOS管仍在飽和區(qū)。根據(jù)NMOS管和PMOS管直流電流相等可以得到該區(qū)域的電壓轉(zhuǎn)移特性

（5）如左圖所示的EF區(qū)域，PMOS管由導(dǎo)通變?yōu)榻刂?，而NMOS管仍然在線性導(dǎo)通區(qū)。由于PMOS管截止，使得噪聲容限：（1）單位增益點(diǎn)定義的噪聲容限

以單位增益點(diǎn)所對(duì)應(yīng)的輸入電平為所允許的臨界電平和理想邏輯電平之間的范圍為CMOS電路的直流噪聲容限，定義為圖5.2.5單位增益定義的噪聲容限（2）極限輸出電平定義的噪聲容限

根據(jù)實(shí)際工作確定所允許的最低的輸出高電平VOHmin，它所對(duì)應(yīng)的輸入電平定義為關(guān)門電平VOFF；給定允許的最高的輸出低電平VOLmax，它所對(duì)應(yīng)的輸入電平定義為開(kāi)門電平VON。開(kāi)門電平和關(guān)門電平與CMOS電路的理想輸入邏輯電平之間的范圍就是CMOS電路的噪聲容限。如左圖所示是反相器的噪聲容限輸入高電平噪聲容限：輸入低電平噪聲容限：圖5.2.6極限輸出電平定義的噪聲容限

（3）反相器閾值點(diǎn)定義的最大噪聲容限 CMOS反相器的閾值點(diǎn)是反相器狀態(tài)變化的臨界點(diǎn)，以反相器的閾值作為所允許的最壞的輸入電平，則閾值點(diǎn)與理想邏輯電平之間的范圍就是CMOS反相器的最大噪聲容限,則當(dāng)CMOS反相器中的兩個(gè)管子完全對(duì)稱時(shí)有左圖所示是實(shí)際反相器的最大噪聲容限，較小值決定了電路所能承受的最大直流噪聲容限，因?yàn)橛袌D5.2.7CMOS反相器的最大直流噪聲容限

電流轉(zhuǎn)移曲線：

左圖所示為CMOS反相器中IDD隨Vin變化的特性曲線，IDD表示直流電源的供電電流大小。當(dāng)時(shí)，NMOS晶體管截止電路沒(méi)有電流；當(dāng)

時(shí)，PMOS晶體管截止，電源與地之間同樣沒(méi)有電流。此時(shí)反相器在靜態(tài)邏輯電平下沒(méi)有功率消耗。當(dāng)Vin在VM附近時(shí)，電流峰值大小取決于晶體管強(qiáng)度（如寬長(zhǎng)比、閾值電壓和載流子遷移率），也是此時(shí)的瞬時(shí)電流將造成功率的浪費(fèi)。圖5.2.8CMOS反相器直流供電的電流轉(zhuǎn)移曲線瞬態(tài)特性：當(dāng)輸入端輸入階躍信號(hào)時(shí)，CMOS反相器的輸入和輸出波形右圖所示，其中四個(gè)重要的瞬態(tài)參數(shù)分別為：從低電平到高電平的傳輸延遲tpLH、高電平到低電平的傳輸延遲tpHL、輸出上升時(shí)間tr和輸出下降時(shí)間tf。圖5.2.9CMOS反相器輸出瞬態(tài)特性

動(dòng)態(tài)功耗：

CMOS反相器的動(dòng)態(tài)功耗分為兩個(gè)部分：邏輯門負(fù)載電容充放電功耗（瞬態(tài)部分）和翻轉(zhuǎn)過(guò)程中產(chǎn)生的電源與地之間的短路電流。（1）瞬態(tài)功耗在一個(gè)時(shí)鐘周期Tclk內(nèi)向電容CL充放電的動(dòng)態(tài)功耗Pd是推導(dǎo)可得上式說(shuō)明減少輸出電容、電源電壓或者工作頻率都可以降低瞬態(tài)功耗。（2）短路功耗

在輸入變化的過(guò)程中，翻轉(zhuǎn)的電壓處于VTN和

之間時(shí)，兩個(gè)晶體管都導(dǎo)通，于是VDD和地之間產(chǎn)生了一個(gè)電流通路，它引起的功耗占總翻轉(zhuǎn)功耗的5%~30%。短路功耗取決于器件電流強(qiáng)度、輸入翻轉(zhuǎn)時(shí)間以及輸出電容。

當(dāng)反相器的輸出端不接負(fù)載時(shí)，若反相器中PMOS與NMOS的特性參數(shù)相同，當(dāng)電壓翻轉(zhuǎn)上升時(shí)，漏極電流即一周期的平均電流綜上，短路功耗最終為CMOS邏輯門電路1.與非門電路A=0,B=0A=0,B=1A=1,B=0A=1,B=1圖5.2.10與非門電路

圖5.2.11-5.2.14電路圖

圖5.2.15與非門輸出響應(yīng)當(dāng)A、B取不同組合的邏輯電平時(shí)，與非門電路的輸出響應(yīng)如圖5.2.15所示。

2.或非門電路A=0,B=0A=0,B=1A=1,B=0A=1,B=1圖5.2.16或非門電路

圖5.2.17-5.2.20A=0，B=0時(shí)的電路圖

圖5.2.21或非門輸出響應(yīng)當(dāng)A、B取不同組合的邏輯電平時(shí)，或非門電路的輸出響應(yīng)如圖5.2.21所示。

圖5.2.22異或門電路A=0,B=0A=0,B=1A=1,B=1A=1,B=03.異或門/同或門電路圖5.2.27異或門輸出響應(yīng)A、B在取不同組合的邏輯電平時(shí)，異或門電路的輸出響應(yīng)如圖5.2.27所示。

4.傳輸門電路圖5.2.28CMOS傳輸門電路圖5.2.29CMOS傳輸門輸出響應(yīng)5.2.4CMOS集成電路特點(diǎn)小結(jié)功耗低工作電壓范圍寬溫度穩(wěn)定性能好輸入阻抗高抗干擾能力強(qiáng)抗輻射能力強(qiáng)邏輯擺幅大扇出能力強(qiáng)5.3雙極型（Bipolar）和BiCMOS集成電路雙極性集成電路：雙極型晶體管是由靠得很近的兩個(gè)PN結(jié)構(gòu)成的半導(dǎo)體器件，又稱為三極管。它有PNP管和NPN管兩種。雙極型晶體管以電子和空穴為載流子，控制電流來(lái)達(dá)到放大、開(kāi)關(guān)特性的電流控制器件。BiCMOS集成電路：BiCMOS技術(shù)是在一塊IC芯片上集成了雙極型晶體管和CMOS電路。CMOS電路具有低功耗、高輸入阻抗和寬噪聲容限等特點(diǎn)，而雙極型晶體管具有較高的電流驅(qū)動(dòng)能力，BiCMOS則把這兩者的優(yōu)點(diǎn)集中在一起。當(dāng)要求輸出電流較大且超過(guò)CMOS電路的能力時(shí)，這類電路特別有用。非門電路,A=1A=0傳輸門5.3.1雙極型集成電路5.3.2BiCMOS集成電路輸入信號(hào)用來(lái)驅(qū)動(dòng)并聯(lián)的N溝道MOSFET，而P溝道MOSFET則彼此串聯(lián)，如上圖所示。1．BiCMOS非門圖5.3.4A=0時(shí)的電路圖

圖5.3.5A=1時(shí)的電路圖

2．BiCMOS或非門圖5.3.6BiCMOS或非門電路

5.4模擬集成電路

5.4.1放大器的性能指標(biāo)

放大器：放大器是模擬集成電路中最重要的組成部分，它能夠把微弱的輸入模擬電信號(hào)放大為較強(qiáng)且無(wú)失真的輸出模擬電信號(hào)。電壓放大器：輸入與輸出信號(hào)均為電壓信號(hào)。電流放大器：輸入與輸出信號(hào)均為電流信號(hào)?？鐚?dǎo)放大器：輸入信號(hào)為電壓，輸出信號(hào)為電流?？缱璺糯笃鳎狠斎胄盘?hào)為電流，輸出信號(hào)為電壓。性能指標(biāo)：除增益和速度外，功耗、電源電壓、線性度、噪聲和最大電壓擺幅等也是放大器的重要指標(biāo)。此外，放大器的輸入輸出阻抗將決定其應(yīng)如何與前級(jí)和后級(jí)電路進(jìn)行相互配合。在實(shí)際中，這些參數(shù)幾乎都會(huì)相互牽制，一般稱為“八邊形法則”，茹右下圖所示。增益：輸出量Xout與輸入量Xin的比值帶寬：指放大器的小信號(hào)帶寬。建立時(shí)間：從跳變開(kāi)始到輸出穩(wěn)定的時(shí)間。相位裕度：主要用來(lái)衡量反饋系統(tǒng)的穩(wěn)定性，并能用來(lái)預(yù)測(cè)閉環(huán)系統(tǒng)階躍響應(yīng)的過(guò)沖。轉(zhuǎn)換速率：反應(yīng)放大器的響應(yīng)速度。5.4.2三種組態(tài)放大器共源極放大器：以電阻為負(fù)載圖5.4.2電阻作負(fù)載的共源極放大電路當(dāng)Vin>Vin1時(shí)，M1工作在線性區(qū)： 晶體管在線性區(qū)跨導(dǎo)會(huì)下降，所以要保證晶體管工作在飽和區(qū)，即Vout>VinVTH（工作在左圖中A點(diǎn)的左側(cè)）。由前式可以得到：其中。

上圖所示的電阻作負(fù)載的共源極放大器，的大信號(hào)轉(zhuǎn)移曲線，如果輸入電壓從零開(kāi)始增大，M1截止，Vout=VDD。當(dāng)Vin接近VTH時(shí)，M1開(kāi)始導(dǎo)通，電流經(jīng)過(guò)RD，使Vout減小。如果VDD不是非常小，M1飽和導(dǎo)通且忽略晶體管的溝道長(zhǎng)度調(diào)制效應(yīng)，可以得到：圖5.4.3共源極放大器的轉(zhuǎn)移曲線

以二極管為負(fù)載圖5.4.5“二極管連接器件”及其等效電路圖5.4.6采用二極管連接的PMOS負(fù)載的負(fù)載的共源極放大器

使用二極管的等效阻抗替代原負(fù)載阻抗，得到新的增益表達(dá)式：左圖表示了輸出電壓與輸入電壓的關(guān)系曲線，如果Vin<VTH1，輸出電壓等于VDD-VTH2。如果Vin>VTH1，Vout近似沿著直線變化。如果Vin>Vout+VTH1（超越了A點(diǎn)），M1進(jìn)入線性區(qū)，特性曲線呈現(xiàn)非線性。

圖5.4.7采用二極管連接的PMOS負(fù)載的共源極轉(zhuǎn)移曲線以電流源為負(fù)載圖5.4.8采用電流源負(fù)載的共源極放大器應(yīng)用中有時(shí)要求單級(jí)放大器有很大的電壓增益，增大共源極的負(fù)載電阻能夠提高增益。但對(duì)于電阻或者二極管連接的負(fù)載而言，增大阻值會(huì)限制輸出電壓擺幅。為解決此問(wèn)題，用一個(gè)電流源代替負(fù)載，其電路結(jié)構(gòu)如圖5.4.8所示

使用一個(gè)電流源代替負(fù)載，總輸出阻抗為ro1//ro2，得到新的增益表達(dá)式：左上圖是電流源作負(fù)載的共源放大器的NMOS管的特性，右上圖是電壓轉(zhuǎn)移特性。圖5.4.9采用電流源負(fù)載的共源放大器特性曲線性能比較

輸出阻抗放大器增益擺幅其他電阻作負(fù)載輸出阻抗??；電阻阻值誤差較大，且大阻值電阻占用面積大增益較??；通過(guò)增大輸出電阻來(lái)提高增益會(huì)使MOS管很快進(jìn)入線性區(qū)輸出擺幅小，和增益之間存在矛盾一般用作低增益高頻放大器二極管作負(fù)載輸出阻抗大，在制造中容易精確控制增益較小，且相對(duì)精確穩(wěn)定，是器件尺寸的弱相關(guān)函數(shù)輸入輸出擺幅小，和增益之間仍存在矛盾

電流源作負(fù)載輸出阻抗很大增益很大擺幅較大；解決了擺幅與增益之間的矛盾引入了寄生電容，影響頻率特性表5.4.1三種不同負(fù)載的共源放大器性能比較

源極跟隨器：對(duì)共源極放大器分析可得，在一定范圍的電源電壓下，要獲得更高的電壓增益，負(fù)載阻抗必須盡可能大。如果這種電路驅(qū)動(dòng)一個(gè)低阻抗負(fù)載，為了使信號(hào)電平的損失可以忽略不計(jì)，就必須在放大器后面放置一個(gè)“緩沖器”。源極跟隨器（共漏極放大器）就可以起到一個(gè)電壓緩沖的作用。圖5.4.10源極跟隨器及其特性曲線

因?yàn)?，所?/p>

此外

所以

通過(guò)左圖所示的等效小信號(hào)電路可以更容易地得到相同的結(jié)果，其中Vout=Vin-V1，Vbs=Vout，所以gmV1gmbVout=Vout/RS，因此Vout/Vin=gmRS/[1+（gm+gmb）RS]。式5.4.11的一個(gè)重要結(jié)論是，即使RS=∞，源極跟隨器的電壓增益也不會(huì)等于1。圖5.4.11源極跟隨器的小信號(hào)等效電路

共柵極放大電路：輸入端為MOS管的源端，輸出端為MOS管漏端的放大器，即為共柵極放大器。圖5.4.12

共柵極放大器及等效模型隨著Vin的減小，Vout也逐漸減小。最終M1進(jìn)入線性區(qū)，此時(shí)，

輸入—輸出特性曲線如左圖所示。如果M1為飽和狀態(tài)，輸出電壓可以寫成

可得小信號(hào)增益

因?yàn)?，我們可以得到圖5.4.13共柵極的輸入—輸出曲線

5.4.3差分放大器差分放大器定義：差分放大器（也稱為差動(dòng)放大器）是一種經(jīng)典的放大器，它處理兩個(gè)輸入信號(hào)的差值，而與輸入信號(hào)的絕對(duì)值無(wú)關(guān)。與單端工作相比，一個(gè)重要的優(yōu)勢(shì)有更強(qiáng)的抗干擾能力，另一個(gè)有用的特性是增大了可得到的最大電壓擺幅，同時(shí)差動(dòng)電路的優(yōu)勢(shì)還包括偏置電路更簡(jiǎn)單和更高的線性度?；静顒?dòng)對(duì)圖5.4.14基本差動(dòng)對(duì)

圖5.4.15差動(dòng)對(duì)的輸入—輸出特性圖5.4.16帶MOS尾電流的差動(dòng)對(duì)及其特性曲線

對(duì)于左圖（a）所示差動(dòng)放大器，其增益Av為對(duì)于左圖（b）所示差動(dòng)放大器，其增益Av為

圖5.4.17

不同負(fù)載的差動(dòng)對(duì)5.4.4基準(zhǔn)電壓源圖5.4.18基準(zhǔn)電壓源

基準(zhǔn)電壓源是當(dāng)代模擬集成電路極為重要的組成部分，它為串聯(lián)型穩(wěn)壓電路、A/D和D/A轉(zhuǎn)化器提供基準(zhǔn)電壓，也是大多數(shù)傳感器的穩(wěn)壓供電電源或激勵(lì)源。5.4.5基準(zhǔn)電流源圖5.4.19基準(zhǔn)電流源

基準(zhǔn)電流源又稱電流鏡，遵循的原理是：如果兩個(gè)相同MOS管的柵-源電壓相等，那么溝道電流也應(yīng)相等。5.4.6運(yùn)算放大電路反相輸入放大器輸出電壓與輸入電壓之間的函數(shù)關(guān)系為：圖5.4.20反相輸入放大器電路圖5.4.21反相求和運(yùn)算放大電路輸出電壓Vout的表達(dá)式：當(dāng)Rf=R1=R2=R3時(shí)：加法器圖5.4.22減法運(yùn)算電路輸出電壓Vout的表達(dá)式：當(dāng)Rf=R1時(shí)減法器圖5.4.23積分運(yùn)算電路輸出電壓Vout的表達(dá)式：積分器5.5集成電路版圖5.5.1版圖設(shè)計(jì)規(guī)則圖5.5.1最小寬度圖5.5.4最小延伸圖5.5.2最小間距圖5.5.3最小包圍版圖布局的概念：根據(jù)I/O布局根據(jù)模塊布局根據(jù)信號(hào)流布局5.5.2布圖規(guī)則及布局布線技術(shù)圖5.5.5根據(jù)信號(hào)流進(jìn)行版圖布局布局需要注意的問(wèn)題：在布局時(shí)，不能一味地追求最小的版圖面積，需要留下足夠的空間。在模塊組合時(shí)，必須留下足夠空間給電源線和信號(hào)線，要考慮到器件匹配和噪聲設(shè)計(jì)。溫度的影響噪聲的影響布線規(guī)劃信號(hào)估計(jì)估計(jì)布線方向偶然性規(guī)劃監(jiān)視和更新布線方向：為通道中的每個(gè)信號(hào)添加一個(gè)無(wú)命名的路徑。假如通道中有已知的重要關(guān)鍵信號(hào)，首先給它們做上標(biāo)記，并決定它們?cè)谕ǖ乐械奈恢?。?biāo)記并放置橫跨通道全長(zhǎng)的信號(hào)線。標(biāo)記并放置在通道中開(kāi)始或者結(jié)束的信號(hào)線。當(dāng)信號(hào)繞過(guò)邊角從一個(gè)通道到下一個(gè)通道時(shí)，如果有必要對(duì)通孔數(shù)目或分層改變進(jìn)行優(yōu)化或者使其最小化，那么應(yīng)對(duì)信號(hào)線進(jìn)行重新排序。對(duì)于電源線、特殊信號(hào)線和寬總線來(lái)說(shuō)，每一層的布線方向應(yīng)保持一致。走線盡可能短，并且布局緊湊，減小延時(shí)。盡量不用POLY來(lái)走線，如果兩個(gè)柵極之間距離太長(zhǎng)，中間用金屬走線。5.5.3數(shù)字電路版圖設(shè)計(jì)圖5.5.6CMOS反向器電路圖5.5.8并聯(lián)反相器版圖圖5.5.7CMOS反相器版圖實(shí)例在版圖設(shè)計(jì)方面，模擬集成電路的要求比數(shù)字集成電路高很多！5.5.4模擬電路版圖設(shè)計(jì)（1）模擬電路設(shè)計(jì)需要在速度、功耗、增益、精度和電源電壓等多種因素之間進(jìn)行折衷，而數(shù)字電路基本上只需權(quán)衡速度和功耗兩種因素。（2）模擬電路對(duì)噪聲、串?dāng)_和其他干擾比數(shù)字電路要敏感得多。（3）器件的二級(jí)效應(yīng)對(duì)模擬電路性能的影響比對(duì)數(shù)字電路性能的影響要嚴(yán)重得多。（4）高性能模擬電路的設(shè)計(jì)很少能自動(dòng)完成，通常每個(gè)元件都要“手工設(shè)計(jì)”，而許多數(shù)字電路都是自動(dòng)生成和布局的。（5）數(shù)字電路版圖以設(shè)計(jì)規(guī)則為基礎(chǔ)，但設(shè)計(jì)規(guī)則對(duì)模擬電路版圖卻并非關(guān)鍵所在。（6）數(shù)字電路和模擬電路的規(guī)模不同。在數(shù)字集成電路中一個(gè)芯片可能有成千上萬(wàn)個(gè)反相器，而模擬集成電路中也許只有一個(gè)或者幾個(gè)放大器。（7）設(shè)計(jì)CMOS數(shù)字電路的主要目標(biāo)是優(yōu)化芯片的尺寸和提高密度。而模擬集成電路的主要目標(biāo)是電路性能、匹配程度、速度和各種功能方面的問(wèn)題。模擬集成電路與數(shù)字集成電路的比較:失配的概念：工藝中存在的非理想因素會(huì)降低芯片性能與成品率。非理想因素包括光刻版的分辨率、光刻版套不準(zhǔn)問(wèn)題、芯片表面不平整、橫向擴(kuò)散、過(guò)度刻蝕和因載流子濃度不均勻分布造成的梯度效應(yīng)。這些非理想因素會(huì)造成兩個(gè)版圖完全相同的器件特性參數(shù)不同，這種現(xiàn)象稱為失配。失配的分類：隨機(jī)失配：指由器件尺寸、摻雜濃度和氧化層厚度的不同而導(dǎo)致器件特性參數(shù)變化引起的失配，這種失配可以通過(guò)適當(dāng)增加器件的尺寸來(lái)減小，譬如增大電阻條的寬度，避免采用最小溝道長(zhǎng)度的晶體管等。系統(tǒng)失配：由于工藝偏差、工藝參數(shù)梯度效應(yīng)、接觸孔電阻、擴(kuò)散區(qū)之間的影響、機(jī)械壓力和溫度梯度效應(yīng)而造成的器件失配。系統(tǒng)失配可以通過(guò)版圖技巧來(lái)降低，譬如采用單位匹配技術(shù)、虛擬單元和對(duì)稱等。匹配規(guī)則：匹配器件相互靠近放置匹配MOS管應(yīng)采用相同的形狀器件保持相同方向共中心（四方交叉）圖5.5.9MOS晶體管的取向圖5.5.10共中心版圖隨著集成電路制造技術(shù)的不斷發(fā)展，其加工工藝已經(jīng)達(dá)到納米級(jí)（特征尺寸在13納米以下），單個(gè)芯片集成的晶體管最高可達(dá)200億個(gè)。集成電路設(shè)計(jì)的高度復(fù)雜性，使得其設(shè)計(jì)需要借助于計(jì)算機(jī)輔助的設(shè)計(jì)方法學(xué)和技術(shù)手段。接下來(lái)主要介紹一些最常用的集成電路設(shè)計(jì)工具，比如CadenceADS（AdvanceddesignSystem）Aether設(shè)計(jì)平臺(tái)軟件5.6集成電路設(shè)計(jì)工具介紹Cadence軟件是鏗騰電子科技有限公司（CadenceDesignSystems，Inc）開(kāi)發(fā)的集成電路設(shè)計(jì)產(chǎn)品的總稱，是行業(yè)內(nèi)公認(rèn)的具有強(qiáng)大功能的大規(guī)模集成電路計(jì)算輔助設(shè)計(jì)系統(tǒng)。集成電路設(shè)計(jì)工具介紹——Cadence常用工具：VerilogHDL仿真工具Verilog-XL電路設(shè)計(jì)工具Composer電路模擬工具AnalogArtist版圖設(shè)計(jì)工具VirtuosoLayoutEditor版圖驗(yàn)證工具Dracula和Diva自動(dòng)布局布線工具Preview和SiliconEnsemble。功能：系統(tǒng)設(shè)計(jì)功能驗(yàn)證IC綜合及布局布線模擬、混合信號(hào)及射頻IC設(shè)計(jì)全定制集成電路設(shè)計(jì)IC物理驗(yàn)證PCB設(shè)計(jì)和硬件仿真建模集成電路設(shè)計(jì)工具介紹——Cadence模擬集成電路設(shè)計(jì)流程，以及對(duì)應(yīng)的Cadence工具：圖5.6.1集成電路設(shè)計(jì)流程功能：時(shí)域電路仿真（SPICE-likeSimulation）頻域電路仿真（HarmonicBalance、LinearAnalysis）三維電磁仿真（EMSimulation）通信系統(tǒng)仿真（CommunicationSystemSimulation）數(shù)字信號(hào)處理仿真設(shè)計(jì)（DSP）集成電路設(shè)計(jì)工具介紹——ADS仿真分析方法：高頻SPICE分析和卷積分析（Convolution）線性分析諧波平衡分析（HarmonicBalance）電路包絡(luò)分析（CircuitEnvelope）電磁仿真分析（Momentum）ADS是安捷倫公司電子設(shè)計(jì)自動(dòng)化部門研發(fā)的EDA軟件，支持系統(tǒng)和射頻設(shè)計(jì)師開(kāi)發(fā)所有類型的射頻設(shè)計(jì)，從射頻/微波模塊到用于通信和航空航天/國(guó)防的MMIC。Aether設(shè)計(jì)平臺(tái)是華大九天公司推出一款集成電路設(shè)計(jì)自動(dòng)化（EDA）軟件，同時(shí)這也是本土的一款EDA軟件。Aether設(shè)計(jì)平臺(tái)提供完整的數(shù)?；旌闲盘?hào)IC設(shè)計(jì)解決方案，包含：設(shè)計(jì)數(shù)據(jù)庫(kù)管理（DesignManager）工藝管理（TechnologyManager）原理圖編輯器（SchematicEditor）混合信號(hào)仿真環(huán)境（MDE）版圖編輯器（LayoutEditor）原理圖驅(qū)動(dòng)版圖（SchematicDrivenLayout，SDL）集成電路設(shè)計(jì)工具介紹——Aether無(wú)縫集成華大九天SPICE仿真工具Alps-AS、數(shù)據(jù)混合信號(hào)仿真工具Alps-MS、混合信號(hào)波形查看工具iWave、版圖物理驗(yàn)證工具Argus、寄生參數(shù)提取工具（RCExplorer）、ClockExplorer、TimingExplorer、PowerExplorer、Skipper以及其他主流第三方工具。集成電路設(shè)計(jì)工具介紹——Aether圖5.6.2數(shù)?；旌闲盘?hào)IC設(shè)計(jì)流程隨著器件尺寸的縮小，集成電路的性能和集成度得到改善。MOS集成電路的縮小尺寸，包括組成集成電路的MOS器件的縮小尺寸以及隔離和互連線的縮小尺寸三個(gè)方面。MOS器件縮小尺寸后，會(huì)引入一系列的短溝道和窄溝道效應(yīng)。這主要是由于：在溝道中，大尺寸器件中電場(chǎng)呈現(xiàn)一維的圖像，而現(xiàn)在，三維的性質(zhì)逐漸明顯；電場(chǎng)強(qiáng)度隨器件尺寸縮小而增大，引起碰撞電離、熱電子注入等高場(chǎng)效應(yīng)；溝道載流子的輸運(yùn)性質(zhì)