數字電子技術（山東聯盟-中國石油大學（華東））知到智慧樹章節(jié)測試課后答案2024年秋中國石油大學（華東）

數字電子技術（山東聯盟-中國石油大學（華東））知到智慧樹章節(jié)測試課后答案2024年秋中國石油大學（華東）第一章單元測試

（100111011.011）2=（

）16

A:13B.6B:9D.BC:83B.3D:16B.3

答案:13B.6已知字母Z的ASCII碼是5AH，則字母Y的ASCII碼是（

）。

A:1011010BB:59HC:5BHD:101100H

答案:59H二進制數110000轉換為十六進制數等于（

）。

A:30B:D7C:77D:7

答案:30二進制數1010.101對應的十進制數是（

）。

A:12.75B:16.75C:10.625D:11.33

答案:10.625十六進制數1A2對應的十進制數是（

）。

A:578B:418C:208D:308

答案:418有一個數是123，它與十六進制數53相等，則該數是（

）進制。

A:8B:5C:2D:10

答案:8下列4個無符號十進制整數中，能用8個二進制位表示的是（

）。

A:201B:296C:313D:257

答案:201（2004）10+（32）16的結果是（

）。

A:（4006）8

B:（111000000110）2C:（806）16

D:（2054）10

答案:（4006）8

；（806）16

；（2054）10十進制25對應的8421BCD碼為（100101）8421BCD。

A:對B:錯

答案:錯（01110010）格雷碼=（

）余3BCD

A:10000110B:01010011C:01000010D:01100100

答案:10000110

第二章單元測試

在邏輯運算中，如果F+G=1，則F=1-G。

A:錯B:對

答案:錯A，B，C是輸入變量，Y是輸出變量，請寫出Y的最簡或與表達式。

A:Y=(A+B)(A+C)(B+C)(A'+B'+C')B:Y=(A+B'+C')(A'+B'+C)(A'+B+C')C:Y=A'B'+A'C'+B'C'+ABCD:Y=A'BC+ABC'+AB'C

答案:Y=(A+B)(A+C)(B+C)(A'+B'+C')假設一個邏輯函數的卡諾圖如下圖所示，請寫出其對應的約束條件。

A:A'=BB:AB=0C:A=BD:A'B+AB'=1

答案:A'=B；A'B+AB'=1以下表達式符合邏輯運算法則的是（

）。

A:A+1=1B:1+1=10C:0<1D:1+0=0

答案:A+1=1邏輯變量的取值1和0在電路中通常用（

）表示。

A:開關的閉合、斷開B:電壓的高、低C:電流的有、無D:其他選項都不對

答案:開關的閉合、斷開；電壓的高、低邏輯函數的表示方法中具有唯一性的是（

）。

A:邏輯圖B:真值表

C:表達式D:卡諾圖

答案:真值表

；卡諾圖A+BC=（

）。

A:A+BB:A+CC:B+CD:(A+B)(A+C)

答案:(A+B)(A+C)在何種輸入條件下，或非運算的結果是邏輯0。

A:任一輸入為0，其他輸入為1B:任一輸入為1C:全部輸入為0D:全部輸入為1

答案:任一輸入為0，其他輸入為1；任一輸入為1；全部輸入為1邏輯變量的取值1比0大。

A:對B:錯

答案:錯如果兩個邏輯函數具有相同的真值表，則這兩個邏輯函數必然相等。

A:錯B:對

答案:對

第三章單元測試

假設Vdd=5V，CMOS反相器的噪聲容限均比TTL反相器的噪聲容限高。

A:對B:錯

答案:對所有的集成邏輯門其輸入端個數都超過1個。

A:錯B:對

答案:錯三極管作為開關使用時是處于（

）狀態(tài)。

A:倒置B:放大C:截止D:飽和

答案:截止；飽和以下門電路中，可以實現“線與”的是（

）。

A:三態(tài)門B:與非門C:OD門D:OC門

答案:OD門；OC門某二輸入端的TTL門輸出允許的灌電流和拉電流分別為IOL=15mA，IOH=4mA，允許的輸入低電平和高電平電流分別為IIL=1.5mA，IIH=50uA。該TTL門能帶（

）個同類型的門。

A:80B:8C:40D:10

答案:10在CMOS門電路中，輸出端能并聯使用的電路有（

）。

A:與非門B:或門C:OD門D:三態(tài)門

答案:OD門；三態(tài)門對于CMOS門電路，以下說法錯誤的是（

）。

A:噪聲容限與電源電壓有關B:輸入端懸空會造成邏輯出錯C:輸入端接510歐姆的小電阻到地相當于接低電平D:輸入端接510K歐姆的大電阻到地相當于接高電平

答案:輸入端接510K歐姆的大電阻到地相當于接高電平某2輸入端集成門電路，其輸入低電平電流為1mA，輸入高電平電流為10uA，灌電流最大值為8mA，拉電流最大值為400uA，則其扇出系數為N=（

）。

A:40B:10C:20D:8

答案:8如圖所示電路均為TTL電路，能顯示F=A'功能的電路是（

）。

A:DB:CC:AD:B

答案:DOD門電路如圖所示，其輸出函數為（

）。

A:F=AB+BCB:F=(A+B)(B+C)C:F=(ABBC)'D:F=(AB+BC)'

答案:F=(AB+BC)'

第四章單元測試

能夠設計一般組合邏輯電路的電路包括（

）。

A:數據選擇器B:譯碼器C:編碼器D:加法器

答案:數據選擇器；譯碼器；編碼器；加法器組合邏輯電路設計的最簡是指（

）。

A:器件的種類最少B:電路所用的器件數量最少C:器件之間的連線最少D:電路邏輯表達式最簡

答案:器件的種類最少；電路所用的器件數量最少；器件之間的連線最少表達式F=AB'+BC'有可能產生（

）型的冒險。

A:1B:0C:0和1D:其他選項都不對

答案:1用一片74LS138實現邏輯函數時，最多能實現3個變量的函數，在實現過程中需要將函數表達式變換為最小項標準式的與非與非式。

A:錯B:對

答案:對若使用4位超前進位加法器74LS283組成兩個十位二進制數的減法器，最高位的74LS283的Co，S3，S2的可能取值組合有（

）。

A:001B:010C:000D:011

答案:001；000一個8選1MUX的輸出兩個互補的端子Y和Y'，這兩個輸出端的表達式是（

）。

A:Y=E(mi*Di),Y'=E(mi*Di')

B:Y=E(mi*Di),Y'=E(mi*Di)'

C:Y=E(mi*Di),Y'=E(mi'*Di)

D:Y=E(mi*Di),Y'=(E(mi*Di))'

答案:Y=E(mi*Di),Y'=E(mi*Di')

組合邏輯電路的輸出取決于（

）。

A:輸入信號的現態(tài)和輸出信號變化前的現態(tài)B:輸出信號的現態(tài)C:輸入信號的現態(tài)D:其它選項都不對

答案:輸入信號的現態(tài)編碼器譯碼器電路中，（

）電路的輸出為二進制代碼。

A:編碼器B:其它選項都不對C:譯碼器D:編碼器和譯碼器

答案:編碼器二-十進制的編碼器指的是（

）。

A:其它選項都不對B:二進制和十進制電路C:將二進制代碼轉換成0~9十個數D:將0~9十個數轉換為二進制代碼

答案:將0~9十個數轉換為二進制代碼二進制譯碼器指的是（

）。

A:其它選項都不對B:具有以上兩種功能C:將二進制代碼轉換成某個特定的控制信息D:將某個特定的控制信息轉換為二進制

答案:將二進制代碼轉換成某個特定的控制信息

第五章單元測試

當同步時序電路中存在無效循環(huán)時，電路不能自啟動。

A:錯B:對

答案:對在同步時序電路設計過程中，如果最簡狀態(tài)表中有2^N個狀態(tài)，且用N個觸發(fā)器實現該電路，則不需要檢查自啟動能力。

A:對B:錯

答案:對如果一個寄存器的數碼是“同時輸入，同時輸出”，則該寄存器是采用(

)。

A:串行輸入，串行輸出B:并行輸入，串行輸出C:串行輸入，并行輸出D:并行輸入，并行輸出

答案:并行輸入，并行輸出同步十進制加法計數器的初態(tài)為Q3Q2Q1Q0=0000，則當第6個CP到來時Q3Q2Q1Q0=(

)。

A:0011B:0110

C:0101D:1011

答案:0110

在使用74LS161的清零功能設計計數器時會存在過渡態(tài)。

A:對B:錯

答案:對以下不屬于時序電路的是（

）。

A:同步計數器B:觸發(fā)器C:譯碼器D:寄存器

答案:譯碼器利用集成計數器74LS161構成的電路如下圖所示，請判斷該電路實現的計數器模值是（

）。

A:10B:7C:8D:9

答案:10時序邏輯電路的輸出狀態(tài)不僅與前一刻電路的輸出狀態(tài)有關，還與電路當前的輸入變量組合有關。

A:對B:錯

答案:對移位寄存器不僅可以寄存代碼，還可以實現數據的串-并轉換和處理。

A:錯B:對

答案:對雙向移位寄存器即可以將數碼左移，也可以右移。

A:對B:錯

答案:對

第六章單元測試

下列標識符中，不合法的是（

）。

A:signal

B:9moonC:Not_A_TD:State0

答案:9moon如果wire類型的變量說明后未被幅值，則其缺省值為（

）。

A:z

B:1C:xD:0

答案:z

已知x=4’b1001,y=4’0110,則x的4位補碼為4’b1111，而y的4位的補碼為（

）。

A:4’b1111B:4’b1010C:4’b0010D:4’b0110

答案:4’b0110P，Q，R都是4bit的輸入矢量，下面哪一種表達形式是正確的（）。

A:inputP,Q,R[3:0];B:inputP[3:0],Q[3:0],R;C:input[3:0]P,Q,R;D:inputP[3:0],Q,R;

答案:input[3:0]P,Q,R;在verilog語言中，a=4b’1011，那么&a=（

）。

A:4b’1011B:1b’1C:4b’1111D:1b’0

答案:1b’0已知?“a?=1b’1;?b=3b'001;”那么{a,b}＝（?）。

A:4'b0011B:3'b001C:4'b1001D:3'b101

答案:4'b1001EDA指的是電子設計自動化。

A:錯B:對

答案:對VerilogHDL的端口聲明語句中，用（

）關鍵字聲明端口為雙向端口。

A:bufferB:inoutC:INOUTD:BUFFER

答案:inout阻塞式賦值語句是<=，非阻塞式賦值語句是=。

A:對B:錯

答案:錯目前比較流行的硬件描述語言主要有VerilogHDL和VHDL。

A:對B:錯

答案:對

第七章單元測試

需要定時刷新的半導體存儲器芯片是（

）。

A:DRAMB:EPROMC:Flash

MemoryD:SRAM

答案:DRAM4片16K×8存儲芯片可以設計成（

）容量的存儲器。

A:64K×8B:32K×4C:32K×16D:16K×32

答案:16K×32某存儲容量為1K×8的RAM，其地址線有（

）條。

A:10B:100C:1KD:8

答案:10欲將容量為256×1的RAM擴展為1024×8，則需要控制各片選端的輔助譯碼器的輸入端數為（

）個。

A:3B:8C:2D:4

答案:2具有對半導體存儲器的存儲單元進行選擇作用的是存儲器的（

）。

A:片選控制B:地址譯碼器C:讀寫控制電路D:存儲矩陣

答案:地址譯碼器RAM在正常工作情況下具有的功能是（

）。

A:不可讀，也不可寫B(tài):只有讀C:只有寫D:可以讀，也可以寫

答案:可以讀，也可以寫ROM的電源突然斷電后再接通電源，其存儲的內容將（

）。

A:保持不變B:全為0C:不確定D:全部改變

答案:保持不變RAM的I/O端口為輸入端口時，應使得（

）。

A:CS'=0,R/W'=1B:CS'=1,R/W'=1C:CS'=0,R/W'=0D:CS'=1,R/W'=0

答案:CS'=0,R/W'=0ROM在正常運行時具有（

）功能。

A:讀/寫B(tài):讀/無寫C:無讀/無寫D:無讀/寫

答案:讀/無寫要擴展成32K×16的ROM，需要128片512X8的ROM。

A:錯B:對

答案:對

第八章單元測試

下列電路中具有回差特性的是（

）。

A:JK觸發(fā)器B:RS觸發(fā)器C:施密特觸發(fā)器D:D觸發(fā)器

答案:施密特觸發(fā)器由555定時器構成的施密特觸發(fā)器，如果改變5管腳的控制電壓VCO，則（

）。

A:改變輸出電壓Uo的幅值B:改變低電平UOL的值C:改變回差電壓D:改變低電平UOH的值

答案:改變回差電壓由555定時器構成的單穩(wěn)態(tài)觸發(fā)器正常工作時，若加入輸入負脈沖，即輸入波形出現下降沿時，則單穩(wěn)態(tài)觸發(fā)器的輸出一定為（

）。

A:低電平B:負脈沖C:高電平D:不確定

答案:高電平單穩(wěn)態(tài)觸發(fā)器的輸出脈沖寬度取決于（

）。

A:觸發(fā)脈沖幅度B:電源電壓C:觸發(fā)脈沖寬度D:定時電阻、電容的數值

答案:定時電阻、電容的數值由555定時器構成的多諧振蕩器，改變輸出波形占空比的方法是（

）。

A:改變電源電壓B:改變電容CC:同時改變電源電壓和電容D:改變電阻R1和R2

答案:改變電阻R1和R2多諧振蕩器能產生（

）。

A:三角波B:鋸齒波C:矩形脈沖D:正弦波

答案:矩形脈沖能把正弦波變成同頻率方波的電路是（

）。

A:多諧振蕩器B:雙穩(wěn)態(tài)觸發(fā)器C:施密特觸發(fā)器D:單穩(wěn)態(tài)觸發(fā)器

答案:施密特觸發(fā)器脈沖整形電路有（

）。

A:多諧振蕩器B:施密特觸發(fā)器C:單穩(wěn)態(tài)觸發(fā)器

答案:施密特觸發(fā)器；單穩(wěn)態(tài)觸發(fā)器以下各電路中，可以產生脈沖定時的有（

）。

A:其他選項都不對B:多諧振蕩器C:施密特觸發(fā)器D:單穩(wěn)態(tài)觸發(fā)器

答案:單穩(wěn)態(tài)觸發(fā)器施密特觸發(fā)器的正向閾值電壓一定大于負向閾值電壓。

A:錯B:對

答案:對

第九章單