《電工電子學(xué)》課件第15章

第15章觸發(fā)器和時序邏輯電路

15.1雙穩(wěn)態(tài)觸發(fā)器

15.2寄存器

15.3計(jì)數(shù)器

15.4脈沖信號的產(chǎn)生及整形

15.1雙穩(wěn)態(tài)觸發(fā)器

能夠存儲一位二值信號(邏輯“0”和邏輯“1”)的基本邏輯單元電路統(tǒng)稱為觸發(fā)器。觸發(fā)器按照其穩(wěn)定工作狀態(tài)可分為雙穩(wěn)態(tài)觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器、無穩(wěn)態(tài)觸發(fā)器(多諧振蕩

器)等。雙穩(wěn)態(tài)觸發(fā)器按其邏輯功能可分為RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器等；按其結(jié)構(gòu)可分為主從型觸發(fā)器和維持阻塞型觸發(fā)器等。雙穩(wěn)態(tài)觸發(fā)器有0和1兩種穩(wěn)定的輸出狀態(tài)。15.1.1

RS觸發(fā)器

1.基本RS觸發(fā)器

圖15-1(a)所示為由兩個與非門G1和G2交叉連接組成的基本RS觸發(fā)器。圖中Q和Q是觸發(fā)器的輸出端，正常情況下Q與Q的狀態(tài)是相反的，一般用Q表示其輸出狀態(tài)。兩輸入端中的RD稱為直接復(fù)位端或者直接置0端，SD稱為直接置位端或者直接置1端。RD和SD都為低電平有效。通常把Q端的狀態(tài)規(guī)定為觸發(fā)器的狀態(tài)。

圖15-1由與非門組成的基本RS觸發(fā)器和邏輯符號下面分四種情況具體分析基本RS觸發(fā)器的邏輯功能。

1)SD=RD=1

2)SD=1，RD=0

3)SD=0，RD=1

4)SD=RD=0圖15-2基本RS觸發(fā)器的工作波形圖

2.可控RS觸發(fā)器

基本RS觸發(fā)器是構(gòu)成各種雙穩(wěn)態(tài)觸發(fā)器的共同部分。其缺點(diǎn)是輸入信號直接控制輸出，一旦輸入的置0、置1信號出現(xiàn)，其輸出端的狀態(tài)就發(fā)生變化。這在實(shí)際上很少使用。因

為在一個實(shí)際處理系統(tǒng)中往往包含有多個觸發(fā)器，各觸發(fā)器的響應(yīng)時間都應(yīng)該受到控制，才能按一定的時間節(jié)拍協(xié)調(diào)動作。即一般觸發(fā)器還有導(dǎo)引電路(或稱控制電路)部分，通過

它把輸入信號引導(dǎo)到基本觸發(fā)器。圖15-3可控RS觸發(fā)器下面分四種情況來分析當(dāng)CP=1時可控RS觸發(fā)器的邏輯功能。

1)R=S=0

2)R=0，S=1

3)R=1，S=0

4)R=S=1圖15-4可控RS觸發(fā)器的波形圖15.1.2

JK觸發(fā)器

圖15-5(a)是主從型JK觸發(fā)器的邏輯圖。它由兩個可控RS觸發(fā)器串聯(lián)組成，分別稱為主觸發(fā)器和從觸發(fā)器。時鐘脈沖(CP=1)使主觸發(fā)器先工作，而后(CP=0)使從觸發(fā)器工作，這就是“主從型”的由來。此外，還有一個非門將兩個觸發(fā)器聯(lián)系起來。J和K是信號輸入端，它們分別與Q和Q構(gòu)成與邏輯關(guān)系，成為主觸發(fā)器的S端和R端，即S=JQ，R=KQ。從觸發(fā)器的S和R端即為主觸發(fā)器的輸出端。圖15-5主從型JK觸發(fā)器主從型JK觸發(fā)器的邏輯功能分析如下：

1)J=0，K=0

2)J=0，K=1

3)J=1，K=0

4)J=1，K=1圖15-6主從型JK觸發(fā)器的波形圖15.1.3維持阻塞型D觸發(fā)器

圖15-7(a)所示是維持阻塞型D觸發(fā)器的邏輯圖。它由六個與非門組成，其中，G1、G2組成基本觸發(fā)器，G3、G4組成時鐘控制電路，G5、G6組成數(shù)據(jù)輸入D的導(dǎo)引電路。其結(jié)構(gòu)也就是在可控RS觸發(fā)器的基礎(chǔ)上增加了G5和G6兩個門以及一對維持線和一對阻塞線。圖15-7維持阻塞型D觸發(fā)器15.1.4

T觸發(fā)器和T′觸發(fā)器

1.T觸發(fā)器

實(shí)際應(yīng)用中常要求每來一個脈沖信號CP觸發(fā)器就翻轉(zhuǎn)一次，這種觸發(fā)器常稱為T觸發(fā)器。其電路構(gòu)成如圖15-8(a)所示，在可控RS觸發(fā)器的基礎(chǔ)上通過加反饋線并改接就可得到T觸發(fā)器。圖15-8

T觸發(fā)器

2.T′觸發(fā)器

如果使T觸發(fā)器的激勵T=1，則構(gòu)成了沒有輸入、只受觸發(fā)時鐘脈沖控制的T′觸發(fā)器。即*15.1.5不同邏輯功能觸發(fā)器的相互轉(zhuǎn)換

根據(jù)實(shí)際需要，可將某種邏輯功能的觸發(fā)器經(jīng)過改接或附加一些門電路后轉(zhuǎn)換為另一種觸發(fā)器。市場上供應(yīng)較多的是主從型JK觸發(fā)器和維持阻塞型D觸發(fā)器，因雙端輸入的JK

觸發(fā)器的邏輯功能較為完善，而單端輸入的D觸發(fā)器的使用最為方便。當(dāng)實(shí)際應(yīng)用中需要其他邏輯功能的觸發(fā)器時，可通過轉(zhuǎn)換電路實(shí)現(xiàn)。

15.2寄存器

15.2.1數(shù)碼寄存器

數(shù)碼寄存器只有寄存數(shù)碼和清除原有數(shù)碼的功能。圖15-9是一種由D觸發(fā)器構(gòu)成的帶清零端和緩沖級的四位數(shù)碼寄存器。圖15-9四位數(shù)碼寄存器15.2.2移位寄存器

1.單向移位寄存器

圖15-10是由JK觸發(fā)器組成的四位移位寄存器。FF0接成D觸發(fā)器，數(shù)碼由D端輸入。設(shè)寄存的二進(jìn)制數(shù)為1011，按移位脈沖(即時鐘脈沖)的工作節(jié)拍從高位到低位依次串行送

到D端。工作之初先清零，則四個觸發(fā)器的輸出狀態(tài)為“0000”。圖15-10由JK觸發(fā)器組成的四位移位寄存器

2.雙向移位寄存器

在一些場合，要求寄存器中存儲的數(shù)碼能根據(jù)需要具有向左或向右移位的功能，這種寄存器稱為雙向移位寄存器。在單向移位寄存器的基礎(chǔ)上加上一定的控制門電路就能構(gòu)成雙向移位寄存器。如圖15-11所示為由D觸發(fā)器構(gòu)成的雙向移位寄存器。當(dāng)右移控制信號M=1時，所有“與或非”門中左邊的“與”門均開啟，與此同時封鎖了全部右邊的與門，這時在CP的作用下，可串行輸入(右移口的)數(shù)碼，并實(shí)現(xiàn)右移位。反之，當(dāng)左移控制信號M=1時，可實(shí)現(xiàn)左移位。圖15-11雙向移位寄存器

3.集成移位寄存器

在移位寄存器的基礎(chǔ)上，增加一些輔助功能(如清零、置數(shù)、保持等)便構(gòu)成了集成移位寄存器。目前，集成移位寄存器產(chǎn)品較多，主要產(chǎn)品有四位移位寄存器74LS195、四位雙向移位寄存器74LS194和74HC194、八位移位寄存器74LS164、八位雙向移位寄存器74LSl98等。

移位寄存器主要用于實(shí)現(xiàn)數(shù)據(jù)傳輸方式的轉(zhuǎn)換(串行到并行或并行到串行)，也可實(shí)現(xiàn)時序電路狀態(tài)的周期性循環(huán)控制(計(jì)數(shù)器)。圖15-12

74LS195的邏輯符號圖15-13

74LS194型雙向移位寄存器圖15-14八位雙向移位寄存器

15.3計(jì)數(shù)器

15.3.1二進(jìn)制計(jì)數(shù)器

二進(jìn)制只有0和1兩個數(shù)碼。由于雙穩(wěn)態(tài)觸發(fā)器有1和0兩個狀態(tài)，所以一個觸發(fā)器可以表示一位二進(jìn)制數(shù)。如果要表示n位二進(jìn)制數(shù)，就得用n個觸發(fā)器。

1.異步二進(jìn)制計(jì)數(shù)器

1)異步二進(jìn)制加法計(jì)數(shù)器

根據(jù)二進(jìn)制加法的特點(diǎn)可列出四位二進(jìn)制加法計(jì)數(shù)器的邏輯狀態(tài)表如表15-10所示，表中同時也列出了對應(yīng)的十進(jìn)制數(shù)。圖15-15主從型JK觸發(fā)器組成的四位異步二進(jìn)制加法計(jì)數(shù)器邏輯圖圖15-16四位異步二進(jìn)制加法計(jì)數(shù)器的波形圖

2)異步二進(jìn)制減法計(jì)數(shù)器

圖15-17是用四級上升沿觸發(fā)的D觸發(fā)器構(gòu)成的四位異步二進(jìn)制減法計(jì)數(shù)器的邏輯圖。各個觸發(fā)器均為由D觸發(fā)器轉(zhuǎn)換的T′觸發(fā)器，具有Qn+1=Qn的計(jì)數(shù)功能。這種觸發(fā)器在上升沿觸發(fā)翻轉(zhuǎn)。因此，觸發(fā)器FF1、FF2、FF3應(yīng)在Q0、Q1、Q2的上升沿翻轉(zhuǎn)。圖15-17

D觸發(fā)器組成的四位異步二進(jìn)制減法計(jì)數(shù)器邏輯圖圖15-18四位異步二進(jìn)制減法計(jì)數(shù)器的波形圖

2.同步二進(jìn)制計(jì)數(shù)器

1)同步二進(jìn)制加法計(jì)數(shù)器

為了加快計(jì)數(shù)速度，將計(jì)數(shù)脈沖同時加到各個觸發(fā)器的時鐘脈沖控制端。在計(jì)數(shù)脈沖作用下，所有應(yīng)該翻轉(zhuǎn)的觸發(fā)器可以同時翻轉(zhuǎn)，這種結(jié)構(gòu)的計(jì)數(shù)器稱為同步計(jì)數(shù)器。圖15-19由主從型JK觸發(fā)器組成的四位同步二進(jìn)制加法計(jì)數(shù)器

2)同步二進(jìn)制減法計(jì)數(shù)器

四位同步二進(jìn)制減法計(jì)數(shù)器的邏輯狀態(tài)表同樣如表

15-11所示。分析表15-11所示的減法規(guī)律，可以看出，若將圖15-19所示電路的各觸發(fā)器的驅(qū)動方程分別改為圖15-20四位同步二進(jìn)制減法計(jì)數(shù)器的邏輯圖15.3.2十進(jìn)制計(jì)數(shù)器

1.同步十進(jìn)制加法計(jì)數(shù)器

十進(jìn)制計(jì)數(shù)器采用8421BCD碼方式，取四位二進(jìn)制數(shù)前面的0000～1001來表示十進(jìn)制的0～9十個數(shù)碼，而去掉后面的1010～1111六個數(shù)。表15-12是8421碼十進(jìn)制加法計(jì)數(shù)器的狀態(tài)表。從表中可以看出，計(jì)數(shù)器計(jì)到第九個脈沖時再來一個脈沖，由1001變?yōu)?000，經(jīng)過十個脈沖循環(huán)一次。如果十進(jìn)制加法計(jì)數(shù)器仍采用四個主從型JK觸發(fā)器并用同步方式觸發(fā)，與二進(jìn)制加法計(jì)數(shù)器比較(比較表15-10與表15-12)，可見，第十個脈沖不是由1001變?yōu)?010，而是恢復(fù)為0000，則各觸發(fā)器J、K端的邏輯關(guān)系式驅(qū)動方程應(yīng)作如下修改：圖15-21由主從型JK觸發(fā)器組成的同步十進(jìn)制加法計(jì)數(shù)器邏輯圖圖15-22十進(jìn)制加法計(jì)數(shù)器的時序波形圖

2.異步十進(jìn)制加法計(jì)數(shù)器

異步十進(jìn)制加法計(jì)數(shù)器仍采用四個主從型JK觸發(fā)器構(gòu)成，電路的設(shè)計(jì)方法與異步二進(jìn)制加法計(jì)數(shù)器的方法相似，將最低位觸發(fā)器FF0的時鐘脈沖輸入端接計(jì)數(shù)脈沖CP，其他各位觸發(fā)器的時鐘脈沖輸入端接相鄰低位觸發(fā)器的輸出Q端。由表15-12所示狀態(tài)表分析，可得各觸發(fā)器的驅(qū)動方程應(yīng)為：J0=K0=1；J1=Qn3，K1=1；J2=K2=1；J3=Qn2Qn1，K3=1。由此可得出由下降沿觸發(fā)的主從型JK觸發(fā)器組成的異步十進(jìn)制加法計(jì)數(shù)器的邏輯圖如圖15-23所示。圖15-23由主從型JK觸發(fā)器組成的同步十進(jìn)制加法計(jì)數(shù)器邏輯圖15.3.3集成計(jì)數(shù)器及其應(yīng)用

1.集成同步二進(jìn)制計(jì)數(shù)器

74LS161計(jì)數(shù)器是由JK觸發(fā)器組成的中規(guī)模同步二進(jìn)

制加法計(jì)數(shù)器，它的外引線排列圖和邏輯符號如圖15-24

所示。圖15-24

74LS161型四位同步二進(jìn)制計(jì)數(shù)器

2.集成異步十進(jìn)制計(jì)數(shù)器

74LS290型計(jì)數(shù)器是由JK觸發(fā)器組成的異步二-五-十進(jìn)制計(jì)數(shù)器。

圖15-25所示是其外引線排列圖，圖15-26所示是74LS290型計(jì)數(shù)器的邏輯圖。R0(1)和R0(2)是清零輸入端，當(dāng)兩端全為“1”時，將四個觸發(fā)器清零；S9(1)和S9(2)是置“9”輸入端，當(dāng)兩端全為1時，即表示十進(jìn)制數(shù)9。清零時，S9(1)和S9(2)中至少有一端為0，以保證清零可靠進(jìn)行。它有兩個時鐘脈沖輸入端CP0和CP1。圖15-25

74LS290型計(jì)數(shù)器外引線排列圖圖15-26

74LS290型計(jì)數(shù)器邏輯圖15.3.4任意N進(jìn)制計(jì)數(shù)器

1.反饋清零法

如將計(jì)數(shù)器適當(dāng)改接，利用其清零端進(jìn)行反饋置0，可得出小于原進(jìn)制的多種進(jìn)制的計(jì)數(shù)器，稱為清零法。清零法也稱為復(fù)位法，有利用異步清零端的復(fù)位法和利用同步清零端的復(fù)位法兩種。

【例15-1】試分析圖15-27所示電路分別是幾進(jìn)制計(jì)

數(shù)器。圖15-27用74SL290設(shè)計(jì)的計(jì)數(shù)器

解由表15-14所示的74LS290的邏輯功能分析可知：圖15-27(a)中，它從0000開始計(jì)數(shù)，來五個脈沖CP0后，變?yōu)?/p>

0101。當(dāng)?shù)诹鶄€脈沖來到后，出現(xiàn)0110的狀態(tài)，由于Q2和Q1端分別接到R0(1)和R0(2)清零端，強(qiáng)迫清零，0110這一狀態(tài)轉(zhuǎn)瞬即逝，顯示不出，立即回到0000。它經(jīng)過六個脈沖循環(huán)一次故為六進(jìn)制計(jì)數(shù)器，狀態(tài)循環(huán)如圖15-28所示，其狀態(tài)循環(huán)中不含0110、0111、1000、1001四個狀態(tài)。圖15-28六進(jìn)制計(jì)數(shù)器的狀態(tài)循環(huán)圖(Q3Q2Q1Q0)

2.反饋置數(shù)法

置數(shù)法也稱為置位法，此法適用于某些有并行預(yù)置數(shù)的計(jì)數(shù)器。有同步置數(shù)和異步置數(shù)兩種方式。它是利用集成M進(jìn)制計(jì)數(shù)器的置數(shù)控制端LD的作用，預(yù)置數(shù)的數(shù)據(jù)輸入端D0~D3均為0來實(shí)現(xiàn)的。

【例15-2】試?yán)?4LS161的置數(shù)控制端設(shè)計(jì)一個十二進(jìn)制計(jì)數(shù)器。

解

(1)由74LS161的功能表知：令LD=0，CR=1，當(dāng)CP計(jì)數(shù)脈沖到來時，計(jì)數(shù)器實(shí)現(xiàn)并行置數(shù)，即Q3Q2Q1Q0=

D3D2D1D0。令狀態(tài)S0=0000，則d0~d3均為0。

(2)寫出狀態(tài)：

(3)求出置數(shù)控制函數(shù)LD：

(4)畫出電路圖如圖15-29所示。圖15-29用反饋置數(shù)法設(shè)計(jì)的十二進(jìn)制計(jì)數(shù)器

*【例15-3】試分析圖15-30所示電路的邏輯功能。

解

(1)接法分析。圖15-30所示電路由兩片74LS161和兩個非門組成。兩片74LS161的CR、CTP、CTT均接高電平，LD=CO。芯片(1)的D3D2D1D0=1001，芯片(2)的D3D2D1D0=0111。可見，當(dāng)LD無效時，計(jì)數(shù)器處于正常計(jì)數(shù)狀態(tài)。當(dāng)計(jì)數(shù)器計(jì)數(shù)到最大值時，CO=0。當(dāng)下一個計(jì)數(shù)脈沖上升沿到來時，計(jì)數(shù)器置數(shù)，進(jìn)入D3D2D1D0設(shè)置的狀態(tài)。

(2)功能分析。分析可得芯片(1)為七進(jìn)制加法計(jì)數(shù)器。芯片(2)為九進(jìn)制加法計(jì)數(shù)器。

從圖15-30可看出，芯片(2)的計(jì)數(shù)脈沖為芯片(1)的進(jìn)位脈沖。而芯片(1)每計(jì)七個CP計(jì)數(shù)脈沖產(chǎn)生一個進(jìn)位輸出信號，所以圖15-30所示電路為N=7×9=六十三進(jìn)制計(jì)數(shù)器。圖15-30例15-3邏輯電路圖

*【例15-4】數(shù)字鐘表中的分、秒計(jì)數(shù)都是六十進(jìn)制，試用兩片74LS290型二-五-十進(jìn)制計(jì)數(shù)器連成六十進(jìn)制電路。

解六十進(jìn)制計(jì)數(shù)器由兩位組成，個位(1)為十進(jìn)制，十位(2)為六進(jìn)制，電路連接如圖15-31所示。個位的最高位Q3連到十位的CP0端。圖15-31例15-4邏輯電路圖個位十進(jìn)制計(jì)數(shù)器經(jīng)過10個脈沖循環(huán)一次，每當(dāng)?shù)?0個脈沖來到時，Q3由1變?yōu)?，相當(dāng)于一個下降沿，使十位六進(jìn)制計(jì)數(shù)器計(jì)數(shù)。個位計(jì)數(shù)器經(jīng)過第一次10個脈沖，十位計(jì)數(shù)器計(jì)數(shù)為0001；經(jīng)過20個脈沖，計(jì)數(shù)為0010；依此類推，經(jīng)過60個脈沖，計(jì)數(shù)為0110。接著，立即清零，個位和十位計(jì)數(shù)器都恢復(fù)為0000。這就是六十進(jìn)制計(jì)數(shù)器。

15.4脈沖信號的產(chǎn)生及整形

15.4.1

555定時器

555定時器是目前應(yīng)用最多的一種數(shù)字-模擬混合的時基電路，用它可以構(gòu)成多諧振蕩器、單穩(wěn)態(tài)電路和施密特電路等脈沖產(chǎn)生和波形變換電路，所以在波形的產(chǎn)生和變換、工業(yè)自動控制、定時、仿真、家用電器、電子樂器、防盜報警等方面獲得了廣泛的應(yīng)用。

目前的集成定時器產(chǎn)品中，雙極型的有5G555(NE555)，CMOS型的有CC7555、CC7556等。CMOS器件的電源電壓為4.5～15V，能提供與MOS電路相兼容的邏輯電平。下面以CC7555為例，介紹定時器的功能。

圖15-32為CC7555的電路結(jié)構(gòu)圖，CC7555為雙列直插式封裝，共有8個引腳。圖15-32

CC7555電路結(jié)構(gòu)圖15.4.2多諧振蕩器

多諧振蕩器是一種自激振蕩器，在接通電源后，不需要外加觸發(fā)信號就能自動地產(chǎn)生矩形脈沖。由于矩形波中除基波外，還有豐富的諧波分量，故得名多諧振蕩器。時序電路中的時鐘信號即為矩形脈沖波。

產(chǎn)生矩形脈沖的電路很多，例如，用TTL與非門構(gòu)成的基本多諧振蕩器和RC環(huán)形振蕩器，用CMOS或非門組成的多諧振蕩器。這里主要介紹用集成定時器構(gòu)成的多諧振蕩器。

用CC7555構(gòu)成的多諧振蕩器如圖15-33(a)所示，R1、R2和C是外接的定時元件。電路的工作波形如圖15-33(b)所示。圖15-33由CC7555定時器構(gòu)成的多諧振蕩器由上述分析可知，多諧振蕩器無穩(wěn)定狀態(tài)，只有兩個暫穩(wěn)態(tài)，故又稱為無穩(wěn)態(tài)電路。由圖15-33(b)所示工作波形的充放電過程可知，電路的特性參數(shù)計(jì)算如下：

(15-1)式中，τ1為電容充電時間常數(shù)，τ1=(R1+R2)C

，tW1為電容充電時間。

(15-2)振蕩周期:

(15-3)

振蕩頻率:

(15-4)占空比(脈沖寬度與周期之比):

(15-5)用兩個555多諧振蕩器可以構(gòu)成間歇音響電路，如圖

15-34(a)所示，調(diào)節(jié)RA1、RB1、C1和RA2、RB2、C2使振蕩器

Ⅰ的頻率為1Hz，振蕩器Ⅱ的頻率為1kHz。由于振蕩器Ⅰ的輸出接到振蕩器Ⅱ的復(fù)位端R(4腳)，因此在uO1輸出高電平時，振蕩器Ⅱ才能振蕩，uO1為低電平時，Ⅱ被復(fù)位，振蕩停止。這樣，揚(yáng)聲器便發(fā)出間歇(頻率為1Hz)的1kHz音響，其工作波形如圖15-34(b)所示。圖15-34間歇音響電路15.4.3單穩(wěn)態(tài)觸發(fā)器

單穩(wěn)態(tài)觸發(fā)器只有一個穩(wěn)態(tài)，另外還有一個暫穩(wěn)態(tài)。在外加信號的作用下，單穩(wěn)態(tài)觸發(fā)器能夠從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，經(jīng)過一定的時間后又自動返回穩(wěn)態(tài)，電路在暫穩(wěn)態(tài)的時間等于單穩(wěn)態(tài)觸發(fā)器輸出脈沖的寬度。

如圖15-35(a)所示為用555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器電路。圖15-35用555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器輸出脈沖寬度tW為定時電容C上的電壓uc由零上升到

所需的時間。tW的計(jì)算如下：因此

(15-6)