《電子技術(shù)基礎(chǔ)-數(shù)字電子技術(shù)》課件第5章

第5章時序邏輯電路5.1時序邏輯電路概述5.2計數(shù)器5.3寄存器小結(jié)技能實訓(xùn)

5.1時序邏輯電路概述

5.1.1時序邏輯電路的組成與分類

1.時序邏輯電路的組成

時序邏輯電路是一種有記憶電路,其電路由組合邏輯電路和存儲電路構(gòu)成。圖5-1是時序邏輯電路方框圖。由圖中看到,電路某一時刻的輸出狀態(tài),通過存儲電路記憶下來,并與電路現(xiàn)時刻的輸入共同作用產(chǎn)生一個新的輸出。我們假定電路某一時刻的輸出狀態(tài)為“現(xiàn)態(tài)”,將要達到的下一時刻的輸出狀態(tài)為“次態(tài)”,則時序邏輯電路的工作特征是電路的次態(tài)由現(xiàn)態(tài)和輸入共同決定。時序邏輯電路中有記憶功能的存儲電路通常由觸發(fā)器擔(dān)任。圖5-1時序邏輯電路方框圖

2.時序邏輯電路的分類

時序邏輯電路按其觸發(fā)器翻轉(zhuǎn)的次序可分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中,所有觸發(fā)器的時鐘端均連在一起由同一個時鐘脈沖觸發(fā),電路中需要變化狀態(tài)的觸發(fā)器會在同一個時鐘脈沖觸發(fā)下同步翻轉(zhuǎn)。

在異步時序邏輯電路中,只有部分觸發(fā)器的時鐘端與輸入時鐘脈沖相連而被觸發(fā),而其他觸發(fā)器則靠時序電路內(nèi)部產(chǎn)生的脈沖觸發(fā),電路中需要變化狀態(tài)的觸發(fā)器的翻轉(zhuǎn)過程是異步進行的。

從邏輯功能上看,時序邏輯電路的基本功能電路是計數(shù)器和寄存器,另外還有序列信號檢測器,順序脈沖發(fā)生器等多種時序邏輯功能電路。5.1.2時序邏輯電路的分析

1．時序邏輯電路的狀態(tài)描述

時序邏輯電路是有記憶電路,其電路的輸出狀態(tài)與電路的歷史狀態(tài)有關(guān),因此,時序邏輯電路的狀態(tài)描述要反映出完整的時序關(guān)系。時序邏輯電路的狀態(tài)描述主要有狀態(tài)方程、狀態(tài)表、狀態(tài)圖和時序圖等幾種。

狀態(tài)方程也稱為次態(tài)方程,它表示了觸發(fā)器次態(tài)與現(xiàn)態(tài)之間的關(guān)系。它是將各觸發(fā)器驅(qū)動方程代入特性方程而得到的。狀態(tài)表即狀態(tài)轉(zhuǎn)換真值表,它是將電路所有現(xiàn)態(tài)依次列舉出來,分別代入各觸發(fā)器的狀態(tài)方程中求出相應(yīng)的次態(tài)并列成表。通過狀態(tài)表可分析出時序電路的轉(zhuǎn)換規(guī)律。

狀態(tài)圖和時序圖分別是描述時序電路邏輯功能的另外兩種方法。狀態(tài)圖是將狀態(tài)表變成了圖形的形式,而時序圖即為電路的波形圖,為了分析結(jié)果直觀,可采用這兩種表示方法。

2.時序邏輯電路的分析步驟

分析時序邏輯電路主要是根據(jù)邏輯圖得出電路的狀態(tài)轉(zhuǎn)換規(guī)律,從而掌握其邏輯功能。分析時序邏輯電路一般采用如下步驟：

(1)確定電路時鐘脈沖觸發(fā)方式。我們知道,時序電路可分為同步電路和異步電路,同步時序電路中各觸發(fā)器的時鐘端均與總時鐘相連,即CP1=CP2=…=CP,這樣在分析電路時每一個觸發(fā)器所受時鐘控制是相同的,可總體考慮。而異步時序電路中各觸發(fā)器的時鐘端可能是不相同的,故在分析電路時必須分別考慮,以確定各觸發(fā)器的翻轉(zhuǎn)條件。

(2)寫驅(qū)動方程。驅(qū)動方程即為各觸發(fā)器輸入信號的邏輯表達式。它們決定著觸發(fā)器次態(tài)的去向,驅(qū)動方程必須根據(jù)邏輯圖的連線得出。

(3)確定狀態(tài)方程。將觸發(fā)器的驅(qū)動方程代入其特性方程中得到反映電路次態(tài)與現(xiàn)態(tài)之間關(guān)系的狀態(tài)方程。

(4)寫輸出方程。若電路有外部輸出,如計數(shù)器進位輸出等,則寫出這些輸出的邏輯表達式,即輸出方程。

(5)列狀態(tài)表。分析電路的狀態(tài)方程,列出反映電路狀態(tài)轉(zhuǎn)換規(guī)律的狀態(tài)表。

(6)畫狀態(tài)圖和時序圖。為了準確、直觀地分析電路的邏輯功能,可分別畫狀態(tài)圖和時序圖。從而確定電路的邏輯功能。

時序邏輯電路是由組合邏輯電路和觸發(fā)器混合組成的,電路中存在著反饋,電路的工作狀態(tài)與時間密切相關(guān),其電路原理及分析均較組合邏輯電路復(fù)雜。本節(jié)僅給出時序邏輯電路的分析方法,具體分析將結(jié)合后面介紹的計數(shù)器和寄存器展開討論。

5.2計數(shù)器

5.2.1計數(shù)器分類

1．按計數(shù)體制分

二進制計數(shù)器：按二進制運算規(guī)律進行計數(shù)的電路稱為二進制計數(shù)器。

非二進制計數(shù)器：指二制計數(shù)器之外的其他進制計數(shù)器,包括按十進制運算規(guī)律進行計數(shù)的十進制計數(shù)器和N(任意)進制計數(shù)器：如七進制、十二進制、六十進制計數(shù)器等。

2．按計數(shù)增減分

加法計數(shù)器：按遞增計數(shù)規(guī)律計數(shù)的電路稱做加法計數(shù)器。減法計數(shù)器：按遞減計數(shù)規(guī)律計數(shù)的電路稱做減法計數(shù)器。

3．按計數(shù)器中各個觸發(fā)器狀態(tài)轉(zhuǎn)換情況分

異步計數(shù)器：沒有公共時鐘脈沖,輸入計數(shù)脈沖只作用于某些觸發(fā)器CP端,而其他觸發(fā)器的觸發(fā)信號則由電路內(nèi)部提供,即各個觸發(fā)器狀態(tài)翻轉(zhuǎn)有先有后。

同步計數(shù)器：各個觸發(fā)器的狀態(tài)轉(zhuǎn)換是在同一時鐘脈沖(輸入計數(shù)脈沖)觸發(fā)下同時發(fā)生的,即各個觸發(fā)器狀態(tài)的翻轉(zhuǎn)與輸入脈沖同步。由于計數(shù)脈沖同時加到各個觸發(fā)器,所以它的計數(shù)速度要比異步計數(shù)器快得多。

加/減計數(shù)器：在加/減控制信號作用下,即可作加法計數(shù)又可作減法計數(shù)的電路稱做加/減計數(shù)器,通常又稱可逆計數(shù)器。

4．按計數(shù)器集成度分

小規(guī)模集成計數(shù)器：由若干個集成觸發(fā)器和門電路經(jīng)外部連接而成的計數(shù)器為小規(guī)模集成計數(shù)器。

中規(guī)模集成計數(shù)器：將整個計數(shù)器集成在一塊硅片上,具有完整的計數(shù)功能,并能擴展使用的計數(shù)器為中規(guī)模集成計數(shù)器。5.2.2二進制計數(shù)器

1.異步二進制計數(shù)器

我們知道,數(shù)字系統(tǒng)是以二進制為計數(shù)體制的,以二進制規(guī)律計數(shù)是計數(shù)器的基本電路。觸發(fā)器有兩種輸出狀態(tài),分別與二進制的0、1相對應(yīng),可作為計數(shù)器的基本單元電路,將多個觸發(fā)器級聯(lián),便可構(gòu)成簡單的二進制計數(shù)器。

圖5-2所示是由三個下降沿JK觸發(fā)器構(gòu)成的三位二進制異步加法計數(shù)器,首先我們看一下電路的結(jié)構(gòu)。三個JK觸發(fā)器的輸入端J、K均懸空(或接高電平),即接成為T′觸發(fā)器。

時鐘脈沖CP加在最低位觸發(fā)器FF0的時鐘端,而另兩個觸發(fā)器的時鐘均是由低一位觸發(fā)器的輸出Q端提供的。圖5-2三位二進制異步加法計數(shù)器觸發(fā)器FF0每來一個CP脈沖,輸出Q0翻轉(zhuǎn)一次,觸發(fā)器FF1在其相鄰低位觸發(fā)器的Q0端由1變?yōu)?(輸出下降沿)時翻轉(zhuǎn),觸發(fā)器FF2在其相鄰低位觸發(fā)器的Q1端由1變?yōu)?(輸出下降沿)時翻轉(zhuǎn)。由此可得該電路的狀態(tài)轉(zhuǎn)換真值表(簡稱狀態(tài)表)如表5-1所示。由狀態(tài)表可看出此電路輸出Q2Q1Q0的狀態(tài)在CP脈沖觸發(fā)下,由初始000狀態(tài)依次遞增到111狀態(tài),其遞增規(guī)律每輸入一個CP脈沖,電路輸出狀態(tài)Q2Q1Q0按二進制運算規(guī)律加一。所以此電路是一個三位二進制加法計數(shù)器,并且是異步工作。

圖5-3所示為該計數(shù)器的狀態(tài)轉(zhuǎn)換圖(狀態(tài)圖),在狀態(tài)圖中,將每一個狀態(tài)用圈圈上,用箭頭表示狀態(tài)轉(zhuǎn)換過程。狀態(tài)圖能更直觀地表示時序邏輯電路的工作過程。

為了清楚地描述Q2Q1Q0狀態(tài)受CP脈沖觸發(fā)的時序關(guān)系,還可以用時序波形圖(時序圖)來表示計數(shù)器的工作過程,如圖5-4所示,圖中向下的箭頭表示下降沿觸發(fā)。圖5-3二進制加法計數(shù)器狀態(tài)圖圖5-4二進制加法計數(shù)器時序圖從時序圖還可看出,此電路若以Q2作為輸出端,也可稱為八進制加法計數(shù)器或八分頻器,因為Q2的波形頻率是CP頻率的1/8。

若將圖5-2電路中的FF1、FF2兩個觸發(fā)器的時鐘端依次接到低一位觸發(fā)器的輸出Q

端,如圖5-5所示,不難分析,當(dāng)連續(xù)輸入計數(shù)脈沖CP時,計數(shù)器的狀態(tài)表如表5-2所示,這是一個三位二進制減法計數(shù)器,其狀態(tài)圖,時序圖分別如圖5-6、圖5-7所示。圖5-5三位二進制異步減法計數(shù)器圖5-6二進制減法計數(shù)器狀態(tài)圖圖5-7二進制減法計數(shù)器時序圖減法計數(shù)器的計數(shù)特點與加法計數(shù)器相反,每輸入一個CP脈沖,Q2Q1Q0的狀態(tài)數(shù)減1,當(dāng)輸入8個CP后,Q2Q1Q0減小到0,完成一個計數(shù)周期。

由時序圖可以看出,除最低位觸發(fā)器FF0受CP的下降沿直接觸發(fā)外,其他高位觸發(fā)器均受低一位的下降沿(即Q的上升沿)觸發(fā)。同樣,減法計數(shù)器也具有分頻功能。

2. 同步二進制計數(shù)器

異步二進制計數(shù)器結(jié)構(gòu)簡單,電路工作可靠,但工作速度較慢,為了提高工作速度,可采用同步結(jié)構(gòu),它的計數(shù)規(guī)律與異步計數(shù)器相同,但工作速度高,結(jié)構(gòu)也較復(fù)雜。下面舉例討論同步二進制計數(shù)器,并進一步熟悉時序邏輯電路的分析。

例5-1

時序邏輯電路如圖5-8所示,試分析它的邏輯功能。圖5-8例5-1邏輯電路解

(1)分析電路時鐘脈沖觸發(fā)方式。

由電路可知,該電路由三個JK觸發(fā)器構(gòu)成?？侰P脈沖分別與每個觸發(fā)器的時鐘脈沖端相連,有

CP1=CP2=CP3=CP

因此電路是一個同步時序邏輯電路。

(2)寫驅(qū)動方程：

J0=K0=1

J1=K1=Qn0

J2=K2=Qn1Qn0

(3)列狀態(tài)方程。將上述驅(qū)動方程代入JK觸發(fā)器的特性方程

中,得到電路的狀態(tài)方程為

(4)列狀態(tài)表。列狀態(tài)表是分析過程的關(guān)鍵,其方法是先依次設(shè)定電路現(xiàn)態(tài)Qn2Qn1Qn0,再將其代入狀態(tài)方程及輸出方程,得出相應(yīng)次態(tài)Q2n+1Q1n+1Q0n+1,列出狀態(tài)表見表5-3。

(5)畫狀態(tài)圖。根據(jù)狀態(tài)表可畫出狀態(tài)圖,如圖5-9所示。圖中圈內(nèi)數(shù)為電路的狀態(tài),箭頭所指方向為狀態(tài)轉(zhuǎn)換方向。圖5-9例5-1狀態(tài)圖

(6)時序圖。設(shè)電路的初始狀態(tài)Qn2Qn1Qn0為000,根據(jù)狀態(tài)表和狀態(tài)圖,可畫出時序圖如圖5-10所示。圖5-10例5-1時序圖

(7)邏輯功能分析。由狀態(tài)表、狀態(tài)圖、時序圖均可看出,此電路有八個有效工作狀態(tài),在時鐘脈沖CP的作用下,由初始000狀態(tài)依次遞增到111狀態(tài),其遞增規(guī)律每輸入一個CP脈沖,電路輸出狀態(tài)按二進制運算規(guī)律加1。所以此電路是一個三位二進制同步加法計數(shù)器。5.2.3非二進制計數(shù)器

1．十進制計數(shù)器

我們知道,十進制的計數(shù)體制是“逢十進一”,每一位十進制數(shù)必須有十個狀態(tài)。所以要組成一位十進制電路必須由四位二進制電路組成,用其對應(yīng)的二進制編碼來實現(xiàn)十進制計數(shù),故十進制計數(shù)器也稱二-十進制計數(shù)器。下面舉例分析十進制計數(shù)器。

例5-2

分析圖5-11所示十進制同步計數(shù)器。圖5-11十進制同步計數(shù)器解該計數(shù)器由四個JK觸發(fā)器組成同步結(jié)構(gòu),CP0=CP1=CP2=CP3=CP,各觸發(fā)器輸入端J、K驅(qū)動方程如下：將上述驅(qū)動方程代入JK觸發(fā)器的特性方程,得到狀態(tài)方程如下：根據(jù)上述狀態(tài)方程列表得狀態(tài)表如表5-4所示,可以看出,這是一個按8421碼編碼的十進制同步計數(shù)器。

2．N進制計數(shù)器

除以上討論的二進制和十進制計數(shù)器外,數(shù)字系統(tǒng)還需要其他進制的計數(shù)器,如五進制、八進制、十六進制等,我們可統(tǒng)稱為N進制計數(shù)器。下面以一個五進制計數(shù)器為例進行分析。

例5-3

時序邏輯電路如圖5-12所示,試分析它的邏輯功能。圖5-12例5-3邏輯電路解

(1)電路時鐘脈沖觸發(fā)方式。

此電路由三個D觸發(fā)器組成,其中FF0、FF2的時鐘端與總時鐘脈沖相連,而FF1的時鐘端是獨立的,所以此電路是異步時序電路。得

CP0=CP2=CP,CP1=Q0

(2)驅(qū)動方程:(3)狀態(tài)方程:

(4)輸出方程:

C=Q2n

(5)狀態(tài)表。在分析異步時序邏輯電路的狀態(tài)表時,考慮到各觸發(fā)器的時鐘脈沖的觸發(fā)情況,應(yīng)加入觸發(fā)器的CP變化一欄,以便確定各觸發(fā)器的翻轉(zhuǎn)。

在本例題中,CP0=CP2=CP,所以FF0和FF2每次CP都可能翻轉(zhuǎn),具體情況看狀態(tài)方程。而CP1=Q0,則FF1是否有可能變化則必須看Q0是否出現(xiàn)上升沿,即Q0是否從1變到0出現(xiàn)下降沿,只有當(dāng)Q0下跳,CP1才有觸發(fā)脈沖,FF1才能被觸發(fā),如表5-5所示。

(6)狀態(tài)圖和時序圖。根據(jù)狀態(tài)表畫出狀態(tài)圖如圖5-13所示,時序圖如圖5-14所示。

(7)邏輯功能分析。由狀態(tài)表、狀態(tài)圖、時序圖可分別看出,在時鐘脈沖CP的作用下,電路狀態(tài)由000到100反復(fù)循環(huán),同時輸出端C配合輸出進位信號,所以此電路為五進制異步計數(shù)器。分析中發(fā)現(xiàn)還有101、110、111三個狀態(tài)不在有效循環(huán)狀態(tài)之內(nèi),正常工作時是不出現(xiàn)的,故稱為無效狀態(tài)。如果由于某種原因使電路進入到無效狀態(tài)中,則此電路只要在時鐘脈沖的作用下就可自動過渡到有效工作狀態(tài)中(見狀態(tài)表后三行),故稱此電路可以自啟動。圖5-13例5-2狀態(tài)圖圖5-14例5-2時序圖5.2.4集成計數(shù)器

1.集成異步計數(shù)器

常用的集成異步計數(shù)器芯片型號有74LS290、74LS293、74LS390、74LS393等幾種,它們的功能如表5-6所示。下面以二-五-十進制異步計數(shù)器(74LS290)為例作一介紹。74LS290也稱集成十進制異步計數(shù)器,其邏輯圖如圖5-15所示,它由四個負邊沿JK觸發(fā)器組成,兩個與非門作置0、置9控制門。其中,S9(1)、S9(2)稱為直接置“9”端,R0(1)、R0(2)稱為直接置“0”端;CP0、CP1端為計數(shù)脈沖輸入端,Q3Q2Q1Q0為輸出端。圖5-15異步二進制計數(shù)器74LS290(a)邏輯圖;(b)邏輯符號;(c)外引線圖

74LS290內(nèi)部分為二進制和五進制計數(shù)器兩個獨立的部分。其中二進制計數(shù)器從CP0輸入計數(shù)脈沖,從Q0端輸出;五進制計數(shù)器從CP1輸入計數(shù)脈沖,從Q3Q2Q1端輸出。這兩部分既可單獨使用,也可連接起來使用以構(gòu)成十進制計數(shù)器,所以稱它為“二-五-十進制計數(shù)器”。其功能如表5-7所示。

1)異步清零

當(dāng)R0(1)、R0(2)全為高電平,S9(1)、S9(2)中至少有一個低電平時,不論其他輸入狀態(tài)如何,計數(shù)器輸出Q3Q2Q1Q0=0000,故又稱異步清零功能或復(fù)位功能。

2)異步置9

當(dāng)S9(1)、S9(2)全為高電平時,不論其他輸入狀態(tài)如何,Q3Q2Q1Q0=1001,故又稱異步置9功能。

3)計數(shù)功能

當(dāng)R0(1)、R0(2)及S9(1)、S9(2)不全為1,輸入計數(shù)脈沖CP時開始計數(shù)。

(1)二進制、五進制計數(shù)：當(dāng)由CP0輸入計數(shù)脈沖CP時,Q0為CP0的二進制計數(shù)輸出,當(dāng)由CP1輸入計數(shù)脈沖CP時,Q3為CP1的五進制計數(shù)輸出。

(2)十進制計數(shù)：若將Q0與CP1連接,計數(shù)脈沖CP由CP0輸入,先進行二進制計數(shù),再進行五進制計數(shù),這樣即組成標準的8421碼十進制計數(shù)器,這種計數(shù)方式最為常用;若將Q3與CP0連接,計數(shù)脈沖CP由CP1輸入,先進行五進制計數(shù),再進行二進制計數(shù),即組成5421碼十進制計數(shù)器。

2.集成同步計數(shù)器

集成同步計數(shù)器種類繁多,常見的集成同步計數(shù)器如表5-8所示。下面以集成二進制同步計數(shù)器74LS161為例作介紹。其邏輯圖如圖5-16所示,它由四個JK觸發(fā)器作四位計數(shù)單元,其中RD是異步清零端,LD是預(yù)置數(shù)控制端,CP為計數(shù)脈沖輸入端,D0D1D2D3是四個并行數(shù)據(jù)輸入端,QAQBQCQD為輸出端,EP和ET是計數(shù)使能端,RCO是進位輸出端,供芯片擴展使用。圖5-16同步二進制計數(shù)器74LS161(a)邏輯圖;(b)邏輯符號;(c)外引線圖

74LS161為四位同步二進制計數(shù)器,其功能如表5-9所示。

1)異步清零

當(dāng)RD=0時,無論其他輸入端如何,均可實現(xiàn)四個觸發(fā)器全部清零。清零后,RD端應(yīng)接高電平,以不妨礙計數(shù)器正常計數(shù)工作。

2)同步并行置數(shù)

74LS161具有并行輸入數(shù)據(jù)功能,這項功能是由LD端控制的。當(dāng)LD=0時,在CP上升沿的作用下,四個觸發(fā)器同時接收并行數(shù)據(jù)輸入信號,使Q3Q2Q1Q0=D3D2D1D0,計數(shù)器置入初始數(shù)值,此項操作必須有CP上升沿配合,并與CP上升沿同步,所以稱為同步置數(shù)功能。

3)同步二進制加法計數(shù)

在RD=LD=1狀態(tài)下,若計數(shù)控制端EP=ET=1,則在CP上升沿的作用下,計數(shù)器實現(xiàn)同步四位二進制加法計數(shù),若初始狀態(tài)為0000,則在此基礎(chǔ)上加法計數(shù)到1111狀態(tài),若已置數(shù)D3D2D1D0則在置數(shù)基礎(chǔ)上加法計數(shù)到1111狀態(tài)。

4)保持

在RD=LD=1狀態(tài)下,若EP與ET中有一個為0,則計數(shù)器處于保持狀態(tài)。

此外,74LS161有超前進位功能。其進位輸出端RCO=ET·Q0·Q1·Q2·Q3,即當(dāng)計數(shù)器狀態(tài)達到最高1111,并計數(shù)控制端ET=1時,RCO=1,發(fā)出進位信號。

3.用集成計數(shù)器構(gòu)成N進制計數(shù)器

集成計數(shù)器除了可實現(xiàn)本身的進制計數(shù)之外,還可利用其清零,置數(shù)等使能端進行擴展使用,用以實現(xiàn)成品計數(shù)器所沒有的其他N進制計數(shù)器。

1)實現(xiàn)模小于本身進制的計數(shù)器

如需要的計數(shù)器小于現(xiàn)有成品計數(shù)器,可選擇單片集成計數(shù)器,采用反饋歸零法和反饋置數(shù)法實現(xiàn)。

例5-4

用74LS161構(gòu)成七進制加法計數(shù)器。

解一采用反饋歸零法：利用74LS161的異步清零端RD,強行中止其計數(shù)趨勢,返回到初始零態(tài)。如設(shè)初態(tài)為0,則在前六個計數(shù)脈沖作用下,計數(shù)器Q3Q2Q1Q0按四位二進制規(guī)律從0000~0110正常計數(shù),而當(dāng)?shù)谄邆€計數(shù)脈沖到來后,計數(shù)器狀態(tài)Q3Q2Q1Q0=0111,這時,通過與非門強行將Q2Q1Q0的1引回到RD端,借助異步清零功能,使計數(shù)器回到0000狀態(tài),從而實現(xiàn)七進制計數(shù)。電路圖及狀態(tài)圖如圖5-17所示。在此電路工作中,0111狀態(tài)會瞬間出現(xiàn),但并不屬于有效循環(huán)。圖5-17采用反饋歸零法用74LS161構(gòu)成七進制加法計數(shù)器(a)邏輯圖;(b)狀態(tài)圖反饋歸零法適用于有清零端的集成計數(shù)器。

解二采用反饋置數(shù)法：利用74LS161的同步置數(shù)端LD,強行中止其計數(shù)趨勢,返回到并行輸入數(shù)D3D2D1D0狀態(tài),如圖5-18所示。圖5-18采用反饋置數(shù)法用74LS161構(gòu)成七進制加法計數(shù)器(a)邏輯圖;(b)狀態(tài)圖

2)擴展成任意進制的計數(shù)器

如果所需要的計數(shù)器大于現(xiàn)有成品計數(shù)器,可通過多片集成計數(shù)器擴展實現(xiàn)。

例5-5

用74LS290構(gòu)成100進制計數(shù)器。

解用兩片74LS290,每一片均接成十進制計數(shù)器,然后將低位片的輸出Q3連到高位片的CP0端,即采用異步級聯(lián)的方式即可完成,如圖5-19所示。圖5-19用74LS290構(gòu)成100進制計數(shù)器例5-6

用74LS290構(gòu)成78進制計數(shù)器。

解

78進制計數(shù)器即當(dāng)狀態(tài)為01111000時回0,先用兩片74LS290接成100進制計數(shù)器,再用反饋歸零法構(gòu)成78進制計數(shù)器,如圖5-20所示。圖5-20用74LS290構(gòu)成78進制計數(shù)器

5.3寄存器

5.3.1數(shù)碼寄存器

在數(shù)字系統(tǒng)中,用以暫存數(shù)碼的數(shù)字部件稱為數(shù)碼寄存器。由前面討論的觸發(fā)器可知,觸發(fā)器具有兩種穩(wěn)態(tài),可分別代表0和1,所以一個觸發(fā)器可存放1位二進制數(shù),用多個觸發(fā)器便可組成多位二進制寄存器?，F(xiàn)以集成四位數(shù)碼寄存器74LS175為例來介紹數(shù)碼寄存器的電路結(jié)構(gòu)和邏輯功能。

四位數(shù)碼寄存器74LS175邏輯圖如圖5-21所示。

圖5-21碼寄存器74LS175(a)邏輯圖;(b)邏輯符號;(c)外引線圖

74LS175功能表如表5-10所示,其功能如下：

(1)異步清零。在RD端加低電平,各觸發(fā)器異步清零。清零后,應(yīng)將RD接高電平,以不妨礙數(shù)碼的寄存。

(2)并行輸入數(shù)據(jù)。在RD=1的前提下,將所要存入的數(shù)據(jù)D加到數(shù)據(jù)輸入端,在CP脈沖上升沿的作用下,數(shù)據(jù)將被并行存入。

(3)記憶保持。RD=1,CP無上升沿(通常接低電平),則各觸發(fā)器保持原狀態(tài)不變,寄存器處在記憶保持狀態(tài)。

(4)并行輸出?？赏瑫r在輸出端并行取出已存入的數(shù)碼及它們的反碼。5.3.2移位寄存器

能進行移位操作的寄存器稱為移位寄存器。在移位命令的作用下,寄存器中各位的內(nèi)容依次向左(或向右)移動。移位寄存器可分為單向移位寄存器和雙向移位寄存器。

1.移位寄存器工作原理

上節(jié)我們討論了數(shù)碼寄存器74LS175。若將其1Q接2D、2Q接3D、3Q接4D,且數(shù)碼從1D串行輸入,則組成了一個四位右移串行輸入、并行輸出的移位寄存器,如圖5-22所示。圖5-22四位右移寄存器現(xiàn)討論工作原理。設(shè)需存入數(shù)碼為D1D2D3D4,將它們高位在前依次加在1D端,則第一個CP脈沖到來后,D4被讀入第一個觸發(fā)器中,即1Q=D4,而此時,1Q又作為第二個觸發(fā)器2D的輸入,則在第二個CP脈沖到來后,D4又進入到第二個觸發(fā)器,即2Q=D4,以后,每來一個CP脈沖,數(shù)據(jù)就右移1位,當(dāng)?shù)谒膫€CP脈沖到來后,四個數(shù)據(jù)全部進入寄存器。表5-11示出了以上移位的工作過程。

如將4Q接3D、3Q接2D、2Q接1D,且數(shù)碼從4D串行輸入,則組成了左移位寄存器。

2.集成移位寄存器

74LS194是四位雙向移位寄存器,圖5-23示出了它的邏輯圖、符號及外引線圖,表5-12是其功能。圖5-23四位雙向移位寄存器74LS194(a)邏輯圖;(b)邏輯符號;(c)外引線圖

74LS194由四個D觸發(fā)器組成,另有四個與或非門完成左、右移位和并行置數(shù)的切換功能。其中RD是清零端,DSL、DSR是左、右移數(shù)據(jù)輸入端,S1、S0是使能控制端,D0D1D2D3是并行數(shù)據(jù)輸入端,Q0Q1Q2Q3是數(shù)據(jù)輸出端。具體功能如下。

1)異步清零

在RD端加低電平,各觸發(fā)器異步清零。清零后,應(yīng)將RD接高電平,以不妨礙寄存工作。

2)保持

在RD=1或S1S0=00時,均處于保持狀態(tài),即寄存器輸出狀態(tài)不變。

3)并行置數(shù)

在RD=1及S1S0=11時,CP上升沿可進行并行置數(shù)操作,即Q0Q1Q2Q3=abcd(輸入數(shù)據(jù))。

4)右移

在RD=1及S1S0=01時,在CP上升沿作用下,寄存器內(nèi)容依次向右移動1位,而DSR端接收輸入數(shù)據(jù)。

5)左移

在RD=1及S1S0=10時,在CP上升沿作用下,寄存器內(nèi)容依次向左移動1位,而DSL端接收輸入數(shù)據(jù)。5.3.3寄存器的應(yīng)用

作為一種重要的邏輯器件,寄存器應(yīng)用是多方面的,現(xiàn)介紹寄存器在數(shù)字電路中的典型應(yīng)用。

1.構(gòu)成扭環(huán)計數(shù)器

圖5-24為一雙向移位寄存器74LS194加一反饋電路(反相器)構(gòu)成的扭環(huán)計數(shù)器,當(dāng)電路清零后,隨著計數(shù)脈沖的到來,數(shù)據(jù)右移,Q3Q2Q1Q0的數(shù)據(jù)依次為圖5-24用移位寄存器構(gòu)成扭環(huán)計數(shù)器計數(shù)前,如果不清零,由于隨機性,隨著計數(shù)脈沖的到來,Q3Q2Q1Q0的狀態(tài)可能進入如下的循環(huán)：原來的譯碼器無法對這八種狀態(tài)譯碼。這種循環(huán)稱之為封閉無效循環(huán)。因此,不允許寄存器工作在這種循環(huán)狀態(tài)。

除了在無效循環(huán)外,上述計數(shù)器的另一個缺點是沒有充分利用寄存器輸出的所有狀態(tài)。解決的辦法是設(shè)計反饋邏輯電路。

由寄存器構(gòu)成的計數(shù)器的一般電路如圖5-25所示。圖5-25由移位寄存器構(gòu)成的計數(shù)器的一般電路

2.實現(xiàn)并、串與串、并轉(zhuǎn)換

在數(shù)字系統(tǒng)中,如果要將數(shù)據(jù)進行遠距離傳送,為使設(shè)備簡單,發(fā)送端常常要將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。接收端接收到數(shù)據(jù)以后,為使數(shù)據(jù)處理起來比較快捷,又需要將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。在一般的系統(tǒng)中,這種轉(zhuǎn)換都由超大規(guī)模集成電路內(nèi)部的移位寄存器來完成。在某些試驗或?qū)嵱孟到y(tǒng)中,則由具有并入串出與并出的移位寄存器來完成。在傳送八位數(shù)據(jù)時,常采用74LS164和74LS165兩種移位寄存器。圖5-26為采用這兩種寄存器的實用電路。圖5-26并、串與串并轉(zhuǎn)換電路小結(jié)

本章介紹了時序邏輯電路的基本概念、分析方法及典型的時序邏輯電路計數(shù)器和寄存器。

時序邏輯電路是由組合邏輯電路加存儲電路構(gòu)成的,是一種有記憶電路。通過使用驅(qū)動方程、狀態(tài)方程、狀態(tài)圖、狀態(tài)表等可方便地對時序電路進行分析。

計數(shù)器和寄存器是簡單而又常用的時序邏輯器件,它們在數(shù)字系統(tǒng)中應(yīng)用十分廣泛。計數(shù)器的類型有異步計數(shù)器和同步計數(shù)器,二進制計數(shù)器和非二進制計數(shù)器,加法計數(shù)器和減法計數(shù)器等。寄存器是利用觸發(fā)器的兩個穩(wěn)定工作狀態(tài)來寄存數(shù)碼0和1,用邏輯門的控制作用實現(xiàn)清除、接收、寄存和輸出的功能。寄存器是用于暫存小容量信息的數(shù)字部件。技能實訓(xùn)

實訓(xùn)一集成二進制計數(shù)器

一、技能要求

1. 熟悉集成二進制計數(shù)器芯片。

2. 會測試并理解邏輯功能。

3. 熟悉集成二進制計數(shù)器的應(yīng)用。二、實訓(xùn)內(nèi)容

1. 選用集成二進制同步計數(shù)器74LS161一片(外引線圖如圖5-16所示)。

接好電源和地,進行異步清零操作。將RD接低電平,測試計數(shù)器輸出Q3Q2Q1Q0端。

2.置數(shù)測試：將LD接低電平,RD接高電平,在D0D1D2D3端加入一組數(shù),如0101,加CP脈沖,測試計數(shù)器輸出Q3Q2Q1Q0端。

3.計數(shù)功能測試：設(shè)置RD和LD=1,計數(shù)控制端EP和ET=1均接高電平,在CP端加脈沖,測試計數(shù)器輸出Q3Q2Q1Q0

端,進位輸出端RCO,將測試結(jié)果畫出波形。二、實訓(xùn)內(nèi)容

1. 選用集成二進制同步計數(shù)器74LS161一片(外引線圖如圖5-16所示)。

接好電源和地,進行異步清零操作。將RD接低電平,測試計數(shù)器輸出Q3Q2Q1Q0端。

2.置數(shù)測試：將LD接低電平,RD接高電平,在D0D1D2D3端加入一組數(shù),如0101,加CP脈沖,測試計數(shù)器輸出Q3Q2Q1Q0端。

3.計數(shù)功能測試：