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第3章組合邏輯電路3.2譯碼器3.5加法器3.3數(shù)據(jù)選擇器3.1編碼器3.4數(shù)值比較器3.6競(jìng)爭(zhēng)與冒險(xiǎn)1.組合邏輯電路概念輸入:邏輯關(guān)系:Li=Fi(X0,X1,…、Xn)i=(0、1、,2、…、m)2.組合邏輯電路的結(jié)構(gòu)特點(diǎn)電路由邏輯門(mén)構(gòu)成,不含記憶元件輸出:X0、X2、…、XnL0、L2、…、Lm

組合邏輯電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入,而與過(guò)去的輸入無(wú)關(guān)。LmXnX0L0組合邏輯電路3.1編碼器3.1編碼器二進(jìn)制代碼某種控制信息、符號(hào)等編碼編碼器

把每一輸入信號(hào)轉(zhuǎn)化為對(duì)應(yīng)的編碼,這種組合邏輯電路稱(chēng)為編碼器。

有一鍵盤(pán)輸入電路,一共有8個(gè)按鍵,鍵按下時(shí),對(duì)應(yīng)的輸入信號(hào)為高電平。編碼器的作用就是把每一個(gè)鍵信號(hào)轉(zhuǎn)化成相應(yīng)的編碼。3.1編碼器I0

I1

I2

I3

I4

I5

I6

I7

Y2

Y1

Y0

1000000001000000001000000001000000001000000001000000001000000001

000001010011100101110111

邏輯表達(dá)式:如何化簡(jiǎn)?3.1編碼器假設(shè)任何時(shí)刻有且只有一個(gè)鍵按下,真值表如左所示。以此類(lèi)推:令代入Y2的表達(dá)式就得到:同理則滿足∴定理:若兩個(gè)邏輯變量X、Y同時(shí)滿足X+Y=1、XY=0,則有X=Y。3.1編碼器思考:當(dāng)有兩個(gè)輸入信號(hào)同時(shí)有效時(shí),如I2和I4同時(shí)有效時(shí),將出現(xiàn)什么情況?3.1編碼器優(yōu)先編碼器:對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí),當(dāng)有多個(gè)信號(hào)同時(shí)有效時(shí),只對(duì)優(yōu)先級(jí)高的信號(hào)進(jìn)行編碼。真值表3.1編碼器利用公式A+AB=A+B3.1編碼器輸入使能邏輯圖

1EI&GS&EOI0&&&≥1≥1≥1Y0Y2Y11111111111I2I3I4I1I7I6I5輸入信號(hào):低電平有效0:允許編碼;1:禁止編碼輸出使能端:0表示無(wú)信號(hào)輸入工作狀態(tài)輸出端:0表示有信號(hào)輸入3.1編碼器簡(jiǎn)化邏輯符號(hào)邏輯符號(hào)

國(guó)標(biāo)符號(hào)3.1編碼器(1)單片使用,EI

端應(yīng)接地。

3.1編碼器(2)級(jí)聯(lián)使用

用兩片74HC148構(gòu)成16線—4線優(yōu)先編碼器。

高優(yōu)先級(jí)低優(yōu)先級(jí)有效111113.1編碼器000011118線-3線優(yōu)先編碼器的VerilogHDL代碼。3.1編碼器modulecoder8_3(I7,I6,I5,I4,I3,I2,I1,I0,Y2,Y1,Y0);inputI7,I6,I5,I4,I3,I2,I1,I0;outputY2,Y1,Y0;assignY2=!(!I7|!I6|!I5|!I4);assignY1=!(!I7|!I6|(!I3&I4&I5)|(!I2&I4&I5));assignY0=!(

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