數(shù)字電子技術(shù)基礎(chǔ) 課件全套 藍波 第1-6章 信號與電子電路概述-數(shù)字系統(tǒng)設計實踐

數(shù)字電子技術(shù)基礎(chǔ)第1章信號與電子電路概述第2章數(shù)制和編碼第3章基本邏輯關(guān)系與邏輯門第4章邏輯代數(shù)與邏輯函數(shù)第5章Verilog硬件描述語言和Quartus軟件第6章組合邏輯電路第7章時序邏輯電路第8章模數(shù)和數(shù)模轉(zhuǎn)換第9章脈沖信號電路第10章數(shù)字系統(tǒng)設計實踐第1章信號與電子電路概述1.1信號概述1.1.1模擬量和數(shù)字量1.1信號概述1.1.2非電信號和電信號1.1信號概述1.1.3模擬電信號和數(shù)字電信號1.1信號概述1.1.4數(shù)字電信號的主要參數(shù)1）幅值Um：波谷到波峰之間的電壓。2）上升時間tr：波形叢0.1Um上升到0.9Um所需的時間。3）下降時間tf：波形從0.9Um下降到0.1Um所需的時間。4）脈沖寬度tw：從波形上升沿的0.5Um到下降沿的0.5Um所需的時間。5）頻率：每秒重復出現(xiàn)脈沖波形的次數(shù)。6）周期：任意兩個相鄰脈沖的上升沿或下降沿之間的時間間隔。1.2電子電路概述1.2.1電子電路的分類（1）模擬電路分析處理的對象是模擬電信號，主要包括放大電路、運算電路、波形發(fā)生電路、濾波電路、直流電源電路等。（2）數(shù)字電路分析處理的對象是數(shù)字信號，主要包括門電路、組合邏輯電路、觸發(fā)器、時序邏輯電路、可編程邏輯器件（ProgrammableLogicDevice,PLD）等，可實現(xiàn)信號的存儲、變換、運算、測量和傳輸。（3）模數(shù)混合電路在一個電子電路系統(tǒng)中既含有數(shù)字元件，又含有模擬元件，如模數(shù)轉(zhuǎn)換電路、數(shù)模轉(zhuǎn)換電路等。1.2.2數(shù)字電路的特點1）穩(wěn)定性好，抗干擾能力強，電路中電壓小的波動以及溫度和工藝偏差等對其工作性能的影響比較小。2）數(shù)字信號便于識別，通過增加二進制位數(shù)很容易獲得較高的精度。1.2電子電路概述3）數(shù)字信號便于處理、存儲和運算。4）數(shù)字電路便于集成，可大大降低成本、減小體積。5）便于利用硬件描述語言（HardwareDescriptionLanguage,HDL.）進行電路的硬件設計和測試，從而極大地提高了設計效率。1.2.3數(shù)字電路的分類1）根據(jù)電路中是否含有集成器件，可分為分立元器件數(shù)字電路和集成數(shù)字電路。2）根據(jù)電路的集成度大小，可分為小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、超大規(guī)模集成電路、特大規(guī)模集成電路和巨大規(guī)模集成電路。3）從電路的應用角度出發(fā)，可分為通用型集成電路和專用型集成電路。4）根據(jù)構(gòu)成電路的半導體器件類型，可分雙極型電路、單極型電路和雙極-單極混合型電路。5）根據(jù)電路是否含有記憶部件，可分為組合邏輯電路和時序邏輯電路。第2章數(shù)制和編碼2.1數(shù)制2.1.1數(shù)制的基本概念2.1數(shù)制2.1.2數(shù)制的構(gòu)成要素（1）數(shù)碼數(shù)碼是指構(gòu)成數(shù)制的元素，例如十進制的數(shù)碼是0、1、2、3、4、5、6、7、8、9，二進制的數(shù)碼是0、1。（2）基數(shù)基數(shù)是指數(shù)制所使用數(shù)碼的個數(shù)，例如十進制的基數(shù)是10，八進制的基數(shù)是8。（3）位權(quán)位權(quán)是指數(shù)制中某一位的權(quán)重，位權(quán)以基數(shù)為底。（4）進位關(guān)系進位關(guān)系是指數(shù)制的計數(shù)原則，例如十進制的進位關(guān)系是逢十進一，十六進制的進位關(guān)系是逢十六進一。2.1.3不同數(shù)制之間的相互轉(zhuǎn)換1.十進制轉(zhuǎn)換為其他進制（1）整數(shù)部分的轉(zhuǎn)換通常采用“除R取余法”，將十進制整數(shù)除以R，得到一個余數(shù)，將商繼續(xù)除以R，又得到一個余數(shù)，直到商為0止，然后將余數(shù)按照從后到前的順序排列，即可得到以R進制2.1數(shù)制表示的整數(shù)。2.1數(shù)制（2）小數(shù)部分的轉(zhuǎn)換通常采用“乘R取整法”，將十進制小數(shù)乘以R，得到一個整數(shù)，將剩下的小數(shù)繼續(xù)乘以R，又得到一個整數(shù)，重復該過程，直到小數(shù)部分為零（如果遇到小數(shù)部分永遠不為零的情況，可以根據(jù)要求達到轉(zhuǎn)換精度即可），最后將整數(shù)按照從前到后的順序排列，即得到以R進制表示的小數(shù)。2.1數(shù)制2.1數(shù)制2.R進制轉(zhuǎn)換為十進制3.二進制與八進制、十六進制的相互轉(zhuǎn)換（1）二進制轉(zhuǎn)換八進制將二進制數(shù)以小數(shù)點界，對于整數(shù)部分，按照從低位到高位的順序，以3位二進制數(shù)為一組進行劃分，得到若干組，每一組轉(zhuǎn)換為1位等值的八進制數(shù)，若出現(xiàn)不夠3位的情況，可通過在高位添加0的方式補足；對于小數(shù)部分，按照從高位到低位的順序，也以3位二進制數(shù)一組2.1數(shù)制進行劃分，得到若干組，每一組轉(zhuǎn)換1位等值的八進制數(shù)，若出現(xiàn)不夠3位的情況，可通過在低位添加0的方式補足。（2）二進制轉(zhuǎn)換十六進制與二進制轉(zhuǎn)換八進制相似，對于整數(shù)部分，按照從低位到高位的順序，以4位二進制數(shù)一組進行劃分，得到若干組，每一組轉(zhuǎn)換1位等值的十六進制數(shù)，若出現(xiàn)不夠4位的情況，可通過在高位添加0的方式補足；對于小數(shù)部分，按照從高位到低位的順序，也以4位二進制數(shù)為一組進行劃分，得到若干組，每一組轉(zhuǎn)換為1位等值的十六進制數(shù)，若出現(xiàn)不夠4位的情況，可通過在低位添加0的方式補足。2.1數(shù)制（3）八進制、十六進制轉(zhuǎn)換二進制按照1位八進制數(shù)轉(zhuǎn)換3位二進制數(shù)，1位十六進制數(shù)轉(zhuǎn)換4位二進制數(shù)的對應關(guān)系，逐位進行轉(zhuǎn)換即可得到相應的二進制數(shù)。2.1數(shù)制2.2編碼2.2.1編碼概述1）都是由若干種字母、數(shù)字、符號等單獨或組合成。2）都具有特定的規(guī)律。3）都具有特定的含義。1）構(gòu)成：由17位數(shù)字本體碼和1位校驗碼組成。2）規(guī)律：從左至右依次6位數(shù)字地址碼、8位數(shù)字出生日期碼、3位數(shù)字順序碼（末位是奇數(shù)表示男性，是偶數(shù)表示女性）和1位校驗碼（根據(jù)前面17位數(shù)字碼，按照ISO/IEC7064:2003.MOD11-2計算得到，取值范圍為0~10；遇到計算結(jié)果10時，身份證變成了19位，不符合國家標準規(guī)定，因此用X來代替）。2.2編碼3）含義：是具有中華人民共和國國籍的公民的唯一的、終身不變的身份代碼，包含辦證時所在的戶籍地、出生日期、性別等公民身份信息。2.2.2數(shù)字信號編碼2.2編碼2.2.3常用的數(shù)字信號編碼2.2編碼（1）8421BCD碼8421BCD碼是最基本和最常用的BCD碼，它和4位自然二進制數(shù)相似，用0000~1001代表對應的0~9，余下1010~11116組代碼不用。（2）5421BCD碼5421BCD碼從高位到低位的“權(quán)值”分別是5、4、2、1。對于這種有權(quán)碼，有的十進制數(shù)存在兩種表示方法，例如5既可以用1000表示，也可以用0101表示，這說明5421BCD碼的編碼方案不是唯一的，表2-3只列出了其中一種編碼方案。（3）2421BCD碼2421BCD碼從高位到低位的“權(quán)值”分別2、4、2、1。（4）余3碼余3碼是一種無權(quán)碼，它是在8421BCD碼基礎(chǔ)上“加3”后得到的。（5）余3循環(huán)碼余3循環(huán)碼也是一種無權(quán)碼，主要特點是任何相鄰的兩個代碼之間僅有一位的狀態(tài)不同，例如0010和0110只是次高位不同，0110和0111只是量低位不同。2.2.4原碼、補碼和反碼（1）機器數(shù)和真值機器數(shù)是數(shù)字在計算機中的二進制表示形式。（2）原碼原碼是符號位加上數(shù)值部分，例如+11的原碼是［00001011］原，-11的原碼是2.2編碼［10001011］原。（3）補碼正數(shù)的補碼和其原碼一致，也是符號位加上數(shù)值部分，例如+11的補碼是00001011。（4）反碼正數(shù)的反碼和其原碼一致；負數(shù)的反碼是在其原碼的基礎(chǔ)上，符號位不變，其余各位取反。2.2編碼2.2.5格雷碼2.2編碼2.2.6奇偶校驗碼2.2編碼2.2.7ASCII碼和漢字編碼2.3編碼問題的0、1描述2.3編碼問題的0、1描述第3章基本邏輯關(guān)系與邏輯門3.1基本邏輯關(guān)系3.1.1二值邏輯3.1.2三種基本邏輯關(guān)系1.與邏輯3.1基本邏輯關(guān)系3.1基本邏輯關(guān)系2.或邏輯3.1基本邏輯關(guān)系3.1基本邏輯關(guān)系3.非邏輯3.1基本邏輯關(guān)系3.1.3基本邏輯關(guān)系的復合1.與非邏輯3.1基本邏輯關(guān)系2.或非邏輯3.1基本邏輯關(guān)系3.與或非邏輯3.1基本邏輯關(guān)系4.異或邏輯3.1基本邏輯關(guān)系5.同或邏輯3.1基本邏輯關(guān)系3.1.4基本邏輯關(guān)系的分立元件電路實現(xiàn)1.與邏輯電路的分立元件實現(xiàn)2.或邏輯電路的分立元件實現(xiàn)3.1基本邏輯關(guān)系3.非邏輯電路的分立元件實現(xiàn)3.2邏輯門概述3.2.1邏輯門的分類3.2.2邏輯門的工作電源及邏輯電平1.工作電源2．邏輯電平（1）最小輸入高電平（VIH（min））確保邏輯門的輸入為高電平時所允許的最小電平值。（2）最大輸入低電平（VIL（max））確保邏輯門的輸入為低電平時所允許的最大電平值。（3）最小輸出高電平（VOH（min））確保邏輯門的輸出為高電平時所允許的最小電平值。（4）最大輸出低電平（VOL（max））確保邏輯門的輸出為低電平時所允許的最大電平值。3.2邏輯門概述3.2邏輯門概述3.2.3邏輯門的噪聲容限3.3

TTL邏輯門3.3.1標準TTL邏輯門1.電路結(jié)構(gòu)分析（1）輸入級由雙發(fā)射極硅晶體管VT1、二極管VD1和VD2、基極電阻R1組成。（2）中間級中間級由VT2、R2和R3組成，從VT2的集電極C2和發(fā)射極E2上可以分別獲得兩個相位相反的電壓信號供輸出級使用。（3）輸出級輸出級由VD3、VT4、VT5和R4組成。3.3

TTL邏輯門2.工作原理分析（1）A和B都是高電平UCC=5V，如果VA=VB=5V，則VT1不導通，如果不考慮VT2和VT5的存在，基極電位VBI=5V。（2）輸入端至少有一個接低電平假設VA=OV，VB=5V，則VT1對應A端的發(fā)射結(jié)導通，VB1=VA+UBEI=0V+0.7V=0.7V。3.開門電平UON和關(guān)門電平UOFF4.扇入系數(shù)和扇出系數(shù)（1）扇入系數(shù)指邏輯門允許的輸入端的數(shù)目，用NI來表示。（2）扇出系數(shù)指邏輯門可驅(qū)動同類門的個數(shù)，用NO來表示，可以衡量邏輯門帶負載能力的大小。1）驅(qū)動門輸出高電平。2）驅(qū)動門輸出低電平。3.3

TTL邏輯門3.3

TTL邏輯門5.輸入負載特性3.3

TTL邏輯門3.3.2集電極開路邏輯門1.電路結(jié)構(gòu)2.工作原理分析3.3

TTL邏輯門3.OC門實現(xiàn)線與邏輯3.3

TTL邏輯門3.3.3三態(tài)輸出邏輯門1.三態(tài)門概述2.三態(tài)門的構(gòu)成及表示3.緩沖門3.3

TTL邏輯門3.3

TTL邏輯門4.三態(tài)緩沖門3.4

MOS管3.4.1增強型MOS管1.增強型MOS管的構(gòu)造3.4

MOS管3.4

MOS管2．增強型MOS管和晶體管的比較1）與晶體管符號進行對比，MOS管的源極S、柵極G、漏極D分別對應于晶體管的發(fā)射極E、基極B、集電極C，它們的作用相似。2）MOS管是電壓控制電流器件，由柵、源之間的電壓VGS控制漏極電流ID；而品體管是電流控制電流器件，即由基極電流IB控制集電極電流IC。3）MOS管的柵極和其他電極之間是絕緣的，不產(chǎn)生電流；品體管的基極與其他極之間不是絕緣的。4）MOS管只有多數(shù)載流子參與導電，具體而言，NMOS管參與導電的是電子，PMOS管參與導電的是空穴；在晶體管中，多數(shù)載流子和少數(shù)載流子都參與導電。5）MOS管和晶體管都可以構(gòu)成各種放大電路和開關(guān)電路，但是MOS管集成電路具有制造工藝簡單、成品率高、功耗低、集成度高、抗干擾能力強等特點，特別適合于大規(guī)模集成電路，因此得到越來越廣泛的應用。3.4

MOS管3.4.2NMOS反相器1.電路構(gòu)成2.工作原理3.4

MOS管3.4.3NMOS門電路1.NMOS與非門2.NMOS或非門3.4

MOS管3.NMOS與或非門3.4.4PMOS門電路3.5

CMOS邏輯門3.5.1CMOS反相器（1）CMOS反相器的電路構(gòu)成CMOS反相器的電路構(gòu)成如圖3-44所示。（2）CMOS反相器的工作原理NMOS管的柵源開啟電壓UT1>0，PMOS管的柵源開啟電壓UT2<0。3.5.2CMOS與非門和或非門1.CMOS與非門2.CMOS或非門3.5

CMOS邏輯門3.5

CMOS邏輯門3.5.3CMOS邏輯門的特點（1）靜態(tài)功耗低CMOS門電路工作時，NMOS管和PMOS管總是一個導通、另一個截止，因此電源靜態(tài)電流非常小，電路靜態(tài)功耗極低。（2）電源利用率高CMOS門電路輸出高電平時，UOH

近似等于電源正電壓VDD；輸出低電平時，UOL近似等子電源負電壓USS其電源利用率在各類集成電路中是較高的。（3）集成度高、穩(wěn)定性好由于CMOS電路功耗低，內(nèi)部發(fā)熱量小，所以集成度可大大提高。（4）電源取值范圍寬CMOS電路電源在較大范圍變化時，電路仍能保持正確的邏輯關(guān)系，工作電源取值范圍可達3~18V。（5）易受靜態(tài)干擾CMOS電路容易受靜電感應出現(xiàn)擊穿，因此其電路內(nèi)部應設置保護電路，并在使用和存放時注意靜電屏蔽。3.5.4TTL邏輯門與CMOS邏輯門級聯(lián)的接口問題3.6數(shù)字集成器件基礎(chǔ)知識3.6.1數(shù)字集成器件的命名3.6.2數(shù)字集成器件的封裝1.概述2．常見封裝形式簡介（1）雙列直插式封裝（DualIn-linePackage，DIP）引腳從封裝兩側(cè)引出，封裝材料有塑料和陶瓷兩種。（2）小外形封裝（SmallOutlinePackage，SOP）引腳從封裝兩側(cè)呈L形引出，封裝材料有塑料和陶瓷兩種。（3）方形扁平封裝（QuadFlatPackage,QFP）引腳從4個側(cè)面呈L形引出，封裝材料有陶瓷、金屬和塑料3種。3.6數(shù)字集成器件基礎(chǔ)知識（4）方形J引腳扁平封裝（QuadFlatJ-leadedPackage,QFJ）引腳從封裝4個側(cè)面引出，向下呈J字形，封裝材料有塑料和陶瓷兩種，其中塑料材質(zhì)的又稱為帶引線的塑料芯片載體（PlasticLeadedChipCarrier,PLCC），是表面安裝型封裝之一。（5）插針網(wǎng)格陣列封裝（PinGridArrayPackage,PGA）芯片內(nèi)外有多個方陣形的插針，每個方陣形插針沿芯片的四周間隔一定距離排列，根據(jù)引腳數(shù)目的多少，可以圍成多圈。3.6數(shù)字集成器件基礎(chǔ)知識第4章邏輯代數(shù)與邏輯函數(shù)4.1邏輯代數(shù)4.1.1邏輯代數(shù)的基本公理4.1.2邏輯代數(shù)的基本定律4.1邏輯代數(shù)1.定律的真值表證明1）將定律中出現(xiàn)的所有變量羅列出來，寫出這些變量的所有狀態(tài)組合。2）將定律兩邊的邏輯運算式分列出來，并填入每一種變量狀態(tài)下邏輯運算式的值。3）對定律兩邊運算式的值進行對比，如果完全一致，得證。4.1邏輯代數(shù)4.1邏輯代數(shù)2.定律的公式證明4.1邏輯代數(shù)4.1.3邏輯代數(shù)的三個基本運算規(guī)則1.代入規(guī)則4.1邏輯代數(shù)2.反演規(guī)則4.1邏輯代數(shù)1）必須保持原函數(shù)的運算順序，必要時加入括號。2）公共非號不得改變。3.對偶規(guī)則4.2邏輯函數(shù)4.2.1邏輯函數(shù)的表示方法4.2邏輯函數(shù)1.真值表2.邏輯表達式3.最小項與最大項（1）最小項如果一個邏輯函數(shù)的某個與項包含了該函數(shù)的全部輸入變量，每個變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個與項稱為該邏輯函數(shù)的一個最小項。①對于任意一個最小項，輸入變量只有一組取值使得它的值為1。②同一邏輯函數(shù)的任意兩個不同的最小項的積（相與）0。③全體最小項之和（相或）為1。4.2邏輯函數(shù)（2）最大項如果一個邏輯函數(shù)的某個或項包含了該函數(shù)的全部輸入變量，每個變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個或項稱為該邏輯函數(shù)的一個最大項。①對于任意一個最大項，輸入變量只有一組取值使它0。②同一邏輯函數(shù)的任意兩個不同的最大項的和力1。③全部最大項之積0。4.2邏輯函數(shù)（3）最小項和最大項的關(guān)系顯然，相同編號的最小項和最大項互次相反，即4.邏輯表達式的常用形式（1）與或式由若干“與項”進行“或”運算構(gòu)成。4.2邏輯函數(shù)（2）或與式由若干“或項”進行“與”運算構(gòu)成，也稱次“和之積”式。（3）與非-與非式由若干“與非項”再進行“與非”運算構(gòu)成。（4）或非-或非式由若干“或非項”再進行“或非”運算構(gòu)成。（5）與或非式由若干“與項”先進行“或”運算再進行“非”運算構(gòu)成。4.2邏輯函數(shù)5.邏輯電路圖4.2邏輯函數(shù)4.2邏輯函數(shù)6.波形圖7.卡諾圖4.2邏輯函數(shù)4.2邏輯函數(shù)8.硬件描述語言4.2邏輯函數(shù)4.2.2邏輯函數(shù)的標準形式1.標準與或式1）首先將表達式變換成與或表達式。2）對于非最小項的與項，利用互補律A+A=1增加缺少的變量。3）合并重復項，得到標準與或式。4.2邏輯函數(shù)4.2邏輯函數(shù)2.標準或與式1）首先將表達式轉(zhuǎn)換成或與表達式。2）對非最大項的或項，利用互補律A?A=0增加缺少的變量。3）合并重復項，得到標準或與式。3.兩種標準表達式間的轉(zhuǎn)換4.2邏輯函數(shù)4.2.3多輸出邏輯函數(shù)和非完全描述邏輯函數(shù)1.多輸出邏輯函數(shù)4.2邏輯函數(shù)2.非完全描述邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2.4邏輯函數(shù)的化簡1.邏輯函數(shù)的公式法化簡（1）并項法運用A+A=1將兩項并為一項，例如（2）吸收法運用A+AB=A或A+AB=A+B消去多余的部分，例如（3）消項法運用AB+AC+BC=AB+AC消去多余的項，例如4.2邏輯函數(shù)（4）配項法根據(jù)實際情況，選擇運用A+A=1、A+A=A、AA=0在邏輯表達式中添加配項，再與其他項合并，以獲得更簡單的化簡結(jié)果，例如4.2邏輯函數(shù)2.邏輯函數(shù)的卡諾圖法化簡（1）將邏輯函數(shù)用卡諾圖表示利用卡諾圖法化簡邏輯函數(shù)，首先需要用卡諾圖將邏輯函數(shù)表示出來。解：該邏輯函數(shù)的輸入變量有3個，先將其變換為標準與或式，再填入卡諾圖，如圖4-15所示。4.2邏輯函數(shù)（2）卡諾圖化簡的方法對于取值1的最小項，任意2個相鄰項可以合并為1項，消去狀態(tài)不同的1個變量；任意4個相鄰項可以合并1項，消去狀態(tài)不同的2個變量。4.2邏輯函數(shù)①卡諾圈包的相鄰項盡可能多，以便能消去更多的變量，但每個圈包的相鄰項數(shù)目必須是2”個，例如1、2、4、8、16等。②卡諾圈的個數(shù)盡可能少，使得化簡后的邏輯函數(shù)的項數(shù)最少。③卡諾圈要覆蓋圖中所有取值為1的最小項。④取值力1的最小項可以被重復利用，也就是說，可以被包在不同的卡諾圈中，但必須確保每個卡諾圈至少有1個獨立屬于自己的最小項，否則該卡諾圈是冗余的。4.2邏輯函數(shù)解：該邏輯函數(shù)的邏輯表達式用最小項的形式表現(xiàn)，首先需要將最小項準確無誤地填入卡諾圖，再按照化簡原則，將這些最小項包在圖4-18所示的卡諾圈中，化簡后的最簡表達式是4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)第5章Verilog硬件描述語言和Quartus軟件5.1

Verilog的基本結(jié)構(gòu)1）模塊定義：用module關(guān)鍵字開始定義，后面緊跟著模塊名和端口聲明列表。2）端口聲明：用input、output等關(guān)鍵字聲明，分別代表電路的輸入和輸出。3）內(nèi)部信號聲明：模塊中可以定義內(nèi)部信號，用于存儲計算過程中的中間結(jié)果或狀態(tài)。4）功能描述部分：用于描述模塊的功能行為，包括組合邏輯和時序邏輯。5.1.1模塊聲明5.1.2輸入和輸出端口聲明5.1

Verilog的基本結(jié)構(gòu)5.1.3信號類型聲明5.1

Verilog的基本結(jié)構(gòu)5.1.4功能描述（1）結(jié)構(gòu)描述結(jié)構(gòu)描述主要用于描述電路中的各種邏輯門電路、寄存器等結(jié)構(gòu)。（2）數(shù)據(jù)流描述數(shù)據(jù)流描述是一種基于行級的描述方式，常用于組合電路的描述。5.1

Verilog的基本結(jié)構(gòu)（3）行描述行為描述是一種描述電路行為的方式，相對于數(shù)據(jù)流描述。5.1.5模塊的實例化5.1

Verilog的基本結(jié)構(gòu)5.2

Verilog語法知識5.2.1詞法1.分隔符1）空格和制表符：用來分隔不同的關(guān)鍵字、運算符、標識符等?？崭窈椭票矸赩erilog中被視力相同的分隔符。2）逗號：用來分隔參數(shù)、端口、變量等列表中的不同元素。3）分號：用來表示語句的結(jié)束，通常在模塊實例化、過程塊結(jié)束等語句后使用。4）括號：用來表示不同的語句塊、表達式等，包括圓括號、方括號、大括號等。5.2

Verilog語法知識2.標識符1）模塊名：用于標識模塊，可以包含字母、數(shù)字和下畫線。模塊名是唯一的，不能重復。2）端口名：用于標識模塊的輸入輸出端口，可以包含字母、數(shù)字和下畫線。5.2

Verilog語法知識3）信號名：用于標識各種數(shù)據(jù)類型的變量，包括wire、reg、integer、parameter等。4）參數(shù)名：用于標識模塊的參數(shù)。3.關(guān)鍵字4.注釋5.2

Verilog語法知識5.2.2常量1.邏輯值常量2.整數(shù)（1）十進制整數(shù)表示十進制整數(shù)可以使用數(shù)字0~9表示，不帶前綴，可以用負號表示負數(shù)，例如-10表示負十，100表正一百。（2）二進制整數(shù)表示二進制整數(shù)使用數(shù)字0和1表示，必須以“b”或“B”作為前綴，例如8'b10110101表示二進制數(shù)10110101，長度力8位。（3）八進制整數(shù)表示八進制整數(shù)使用數(shù)字0~7表示，必須以“o”或“O”作前綴，例如16‘047表示八進制數(shù)47，長度16位。（4）十六進制整數(shù)表示十六進制整數(shù)使用數(shù)字0~9和字母A~F（大小寫均可）表示，必須以“h”或“H”作為前綴，例如32‘h1A2B3C4D表示十六進制數(shù)1A2B3C.4D，長度32位。5.2

Verilog語法知識3.買數(shù)5.2

Verilog語法知識4.字符串5.參數(shù)常量5.2

Verilog語法知識5.2.3變量1.wire型5.2

Verilog語法知識2.reg型3.數(shù)字型5.3運算符5.3.1算術(shù)運算符5.3.1算術(shù)運算符1）邏輯非（?。河糜谌》床僮?，例如！a。2）邏輯與（&）：用于執(zhí)行按位邏輯與操作，例如a&b。3）邏輯或（I）：用于執(zhí)行按位邏輯或操作，例如alb。5.3運算符4）邏輯異或（^）：用于執(zhí)行按位邏輯異或操作，例如a^b。5）邏輯同或（~^）：用于執(zhí)行按位邏輯同或操作，例如a～b。5.3.3位運算符1）按位與（&）：對兩個操作數(shù)的每個二進制位執(zhí)行邏輯與操作，結(jié)果是一個具有相同位數(shù)的新數(shù)。2）按位或（I）：對兩個操作數(shù)的每個二進制位執(zhí)行邏輯或操作，結(jié)果是一個具有相同位數(shù)的新數(shù)。3）按位異或（^）：對兩個操作數(shù)的每個二進制位執(zhí)行邏輯異或操作，結(jié)果是一個具有相同位數(shù)的新數(shù)。4）按位取反（~）：對操作數(shù)的每個二進制位執(zhí)行邏輯取反操作，結(jié)果是一個具有相同位數(shù)的新數(shù)。5.3運算符5.3.4關(guān)系運算符（1）大于（＞）如果左操作數(shù)大于右操作數(shù)，則該運算符返回1，否則返回0。（2）小于（<）如果左操作數(shù)小于右操作數(shù)，則該運算符返回1，否則返回0。（3）大于或等于（>=）如果左操作數(shù)大于或等于右操作數(shù)，則該運算符返回1，否則返回0。（4）小于或等于（＜=）如果左操作數(shù)小于或等于右操作數(shù)，則該運算符返回1，否則返回0。5.3.5等式運算符（1）相等運算符（==）當兩個操作數(shù)相等時，返回1，否則返回0。（2）不等運算符（！=）當兩個操作數(shù)不等時，返回1，否則返回0。5.3運算符5.3運算符5.3.6移位運算符5.3.6移位運算符5.3.7條件運算符5.3運算符5.3.8位拼接運算符（1）1｝運算符用于將兩個或多個值拼接在一起，形成一個向量。（2）｛n｛|｝運算符用于將一個值重復n次并形成一個向量。（3）｛，｝|運算符用于將一個向量分成幾個部分，并且每個部分的位數(shù)可以是不同的。5.4語句5.4.1塊語句5.4.2賦值語句5.4語句5.4.3結(jié)構(gòu)聲明語句5.4.4任務語句和函數(shù)語句1.任務語句5.4語句5.4語句2．函數(shù)語句5.4語句5.4.5條件語句（1）if語句i語句用于在滿足某個條件時執(zhí)行特定的操作，其基本語法如下：5.4語句5.4語句（2）case語句case語句用于根據(jù)一個選擇變量的不同取值，執(zhí)行不同的操作，其基本語法如下：5.4語句5.4.6循環(huán)語句1.for循環(huán)5.4語句2.while循環(huán)5.4語句3.forever語句5.4語句4.repeat語句5.4.7編譯預處理1）'define：用于定義宏，例如defineWIDTH32。2）'ifde/ifndef/else/endif：用于條件編譯，例如'ifdefDEBUG…'endif。3）'include：用于包含文件，例如'include"myfile.v"。5.4語句5.4語句5.4.8系統(tǒng)任務（1）$display/Swrite用于在仿真時顯示消息。（2）$monitor用于在仿真時監(jiān)視信號的變化。（3）Stime用于獲取當前仿真的時間。（4）$random用于生成偽隨機數(shù)。（5）$stop/$finish用于停止仿真。（6）$fatal/$error/$warning用于生成致命錯誤、一般錯誤和警告信息。5.5

Quartus軟件的基本操作與使用5.5.1Quartus簡介5.5.2QuartusPrime17.1軟件安裝5.5

Quartus軟件的基本操作與使用1）將下載的文件解壓到同一個文件下，如圖5-2所示，不改變文件夾下文件的位置。2）雙擊“QuartusLiteSetup-17.1.0.590-windows.exe”文件，進入安裝界面，如圖5-3所示。3）單擊“Next”按鈕，進入“LicenseAgreement”界面，選擇“Iaccepttheagreement”選項，如圖5-4所示。4）單擊“Next”按鈕，進入“Installationdirectory”界面，選擇安裝路徑，如圖5-5所示。5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用5）單擊“Next”按鈕，進入“SelectComponents”界面，選擇對應的器件庫，并選擇仿真軟件ModelSim，如圖5-6所示。5.5

Quartus軟件的基本操作與使用6）單擊“Next”按鈕，進入“ReadytoInstall”界面，在此界面確認上述幾步操作設定的安裝信息，如圖5-7所示。5.5

Quartus軟件的基本操作與使用7）單擊“Next”按鈕，進入“Installing”界面，顯示安裝的進度信息，如圖5-8所示。5.5

Quartus軟件的基本操作與使用8）安裝完成后，進入安裝完成界面，顯示軟件安裝成功后的勾選框信息，如圖5-9所示。9）單擊“Finish”按鈕，完成QuartusPrime軟件、選擇的元器件及ModelSim軟件的安裝。5.5

Quartus軟件的基本操作與使用5.5.3QuartusPrime17.1的基本操作1）単由“始”→所有程序”→“Allera”→QuartusPrime17.1”，或者雙擊桌面上的QuartusPrime快捷方式圖標，運行QuartusPrime17.1軟件，出現(xiàn)圖5-10所不界面。5.5

Quartus軟件的基本操作與使用2）單擊“File”?“NewProjectWizard”，新建一個工程，如圖5-11所示。5.5

Quartus軟件的基本操作與使用2）單擊“File”“NewProjectWizard”，新建一個工程，如圖5-11所示。5.5

Quartus軟件的基本操作與使用3）單擊圖5-11中的“Next”按鈕進入工程名稱設定對話框，如圖5-12所示。5.5

Quartus軟件的基本操作與使用4）單擊“Next”按鈕，進入工程類型選擇界面，此處可以選擇新建一個空的工程（Emptyproject）或者工程模板（Projecttemplate），如圖5-13所示。5.5

Quartus軟件的基本操作與使用5）單擊“Next”按鈕，進入添加設計文件界面，如圖5-14所示。5.5

Quartus軟件的基本操作與使用6）單擊“Next”按鈕，進入器件選擇界面，在此選擇合適的PLD/FPGA芯片型號，如圖5-15所示。5.5

Quartus軟件的基本操作與使用7）單擊“Next”按鈕，進入EDA工具設置界面，在此選擇EDA綜合、仿真、時序分析工具，如圖5-16所示。8）單擊“Next”按鈕，出現(xiàn)新工程的所有設定信息，如圖5-17所示，單擊“Finish”按鈕完成新工程的建立。9）單擊“File”?“New”，彈出新建對話框，在“DesignFiles”選項下選擇“VerilogHDLFile”，如圖5-18所示。5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用10）建立了VerilogHIDL文件后，則自動打開VerilogHDL編程界面，如圖5-19所示。5.5

Quartus軟件的基本操作與使用11）在編程界面中進行程序的編寫。12）代碼輸入結(jié)束后，單擊“Processing”“StartCompilation”對編寫的代碼進行編譯，直到編譯通過。13）編譯通過后才能在工程中進行仿真，可以仿真整個設計，也可以只仿真設計的一部分。5.5

Quartus軟件的基本操作與使用14）單擊“OK”按鈕，彈出圖5-22所示的信號仿真界面，在“Name”區(qū)域雙擊以添加觀察信號，彈出圖5-23所示對話框。5.5

Quartus軟件的基本操作與使用15）單擊“NodeFinder”按鈕，彈出圖5-24所示的對話框。5.5

Quartus軟件的基本操作與使用16）信號選擇確認后，回到信號仿真界面，如圖5-26所示，所選擇的信號已經(jīng)添加到信號仿真界面。5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用17）添加信號后，還需要選擇和調(diào)整相應的激勵輸入信號。5.5

Quartus軟件的基本操作與使用18）單擊“Simulation”>“RunFunctionalSimulation”，系統(tǒng)開始仿真。19）仿真結(jié)束后，顯示界面如圖5-29所示，圖中cout、sum的波形為仿真得到的波形，可查看此仿真結(jié)果是否符合電路設計要求。5.6可編程邏輯器件5.6.1可編程邏輯器件的種類1.CPLD（1）可預測的計時特性由于CPLD的結(jié)構(gòu)固定，因此其計時特性是可預測的，這便得它在需要嚴格計時控制的設計中非常有用。（2）非易失性CPLD使用閃存或抗熔絲技術(shù)進行編程，因此它是非易失性的。（3）低功耗相比于FPGA，CPL.D通常具有較低的靜態(tài)和動態(tài)功耗。5.6可編程邏輯器件2.FPGA（1）高度靈活性FPGA的可編程邏輯塊和可編程的路由資源提供了極高的設計靈活性，使得它能夠?qū)崿F(xiàn)各種復雜的數(shù)字設計。（2）高門密度FPGA通常提供了極高的門密度，這使得它能夠?qū)崿F(xiàn)非常復雜的設計。（3）易失性FPGA通常使用SRAM進行編程，因此它是易失性的。（4）高性能FPGA通常提供了非常高的性能，尤其是在處理并行計算和信號處理任務時。3.CPLD和FPGA的適用場景5.6可編程邏輯器件5.6.2基于可編程邏輯器件的設計流程1.設計輸入2.邏輯綜合3.適配4.編程5.仿真測試5.6可編程邏輯器件5.6.3可編程邏輯器件的優(yōu)缺點1.PLD的優(yōu)點（1）靈活性PLD（如FPGA和CPLD）的最大優(yōu)點就是其靈活性。（2）可重配置性FPGA和CPLD都是可重配置的，這意味著設計人員可以在設備工作過程中或者之后修改其硬件配置。（3）并行處理能力PLD可以并行執(zhí)行多個操作，這使得它在處理并行計算和信號處理任務時具有較高的效率。（4）快速原型設計使用PL.D，設計人員可以快速地進行原型設計和驗證，大大縮短了產(chǎn)品的開發(fā)周期。2.PLD的缺點（1）功耗盡管現(xiàn)代的PLD已經(jīng)作了許多功耗優(yōu)化，但是相比于定制的ASIC芯片，F(xiàn)PGA和CPLD5.6可編程邏輯器件通常仍然具有較高的功耗。（2）成本在大規(guī)模生產(chǎn)時，PLD的成本通常高于定制的ASIC芯片。（3）性能由于FPGA和CPLD的資源是通用和可編程的，因此它們的性能通常無法達到定制的ASIC芯片的水平。（4）易失性許多FPGA使用SRAM進行編程，因此它是易失性的，即當電源關(guān)閉后，其配置信息將會丟失，需要在每次上電時重新配置。3.與傳統(tǒng)的數(shù)字電路設計方法進行比較（1）復雜性和可擴展性基本的數(shù)字電路器件通常用于實現(xiàn)簡單的邏輯功能，而且當設計的復雜性增加時，使用這些基本器件的難度也會隨之增加。（2）靈活性和重用性使用基本的數(shù)字電路器件實現(xiàn)的設計通常是固定的，一旦硬件被實現(xiàn)，就很難修改或更新。（3）開發(fā)周期和成本使用基本的數(shù)字電路器件實現(xiàn)設計通常需要較長的開發(fā)周期和較高的成本，5.6可編程邏輯器件因為這可能需要進行物理的硬件設計、制造和測試。5.6.4可編程邏輯器件在現(xiàn)代電子系統(tǒng)設計中的應用（1）嵌入式系統(tǒng)設計PLD，尤其是FPGA，由于其在處理并行運算和實時任務方面的優(yōu)勢，常被用于嵌入式系統(tǒng)設計。（2）高性能計算在高性能計算領(lǐng)域，F(xiàn)PGA通常用作計算加速器。（3）數(shù)字信號處理（DSP）在音頻和視頻處理領(lǐng)域，F(xiàn)PGA可以用來實現(xiàn)各種復雜的數(shù)字信號處理算法。（4）通信系統(tǒng)設計在無線通信領(lǐng)域，F(xiàn)PGA可以用來實現(xiàn)各種先進的通信協(xié)議。（5）系統(tǒng)測試和驗證FPGA的可重配置性使其可以用于電子系統(tǒng)的測試和驗證。（6）原型設計FPGA和CPLD的靈活性和快速原型能力使其在新產(chǎn)品開發(fā)過程中非常有價值。（7）網(wǎng)絡設備在網(wǎng)絡設備中，如交換機、路由器、防火墻等，F(xiàn)PGA也有廣泛的應用。（8）存儲系統(tǒng)在數(shù)據(jù)存儲系統(tǒng)中，F(xiàn)PGA可以用來實現(xiàn)高性能的數(shù)據(jù)處理和管理功能。5.6可編程邏輯器件（9）人工智能和機器學習在人工智能和機器學習領(lǐng)域，F(xiàn)PGA可以用來實現(xiàn)高效的深度學習模型計算。（10）宇航和軍事應用在宇航和軍事領(lǐng)域，F(xiàn)PGA由于其高性能、高可靠性和抗輻射能力，被廣泛應用于各種系統(tǒng)中。5.6.5可編程邏輯器件的未來發(fā)展趨勢（1）高度集成與系統(tǒng)級芯片未來PLD將進一步實現(xiàn)高度集成，通過集成處理器核、存儲器、模擬電路、射頻電路等功能于單一芯片，形成更為緊湊的系統(tǒng)級芯片（SoC.）。（2）新型邏輯架構(gòu)與新材料隨著半導體技術(shù)的發(fā)展，PLD將采用新型邏輯架構(gòu)與新材料，以提高器件的性能與能效。（3）人工智能與機器學習人工智能機器學習（ML）技術(shù)的發(fā)展將為PLD帶來新的應用領(lǐng)域。（4）低功耗與能效優(yōu)化隨著物聯(lián)網(wǎng)、移動設備等應用場景的拓展，低功耗成力PLD發(fā)展的重要趨勢。5.6可編程邏輯器件（5）安全與可靠性隨著網(wǎng)絡安全需求的提高，PLD在安全與可靠性方面也將取得更大的進步。（6）開源硬件與設計生態(tài)系統(tǒng)開源硬件與設計生態(tài)系統(tǒng)將成為PLD發(fā)展的重要趨勢。（7）易用性與開發(fā)工具的提升為了降低設計者的開發(fā)門檻，提高開發(fā)效率，PLD廠商將進一步完善開發(fā)工具與設計資源，例如提供更豐富的IP核庫、更易用的開發(fā)環(huán)境、更詳細的技術(shù)支持等。（8）云計算與邊緣計算的融合隨著云計算與邊緣計算技術(shù)的發(fā)展，PLD將在數(shù)據(jù)中心和邊緣計算設備中發(fā)揮更重要的作用。第6章組合邏輯電路6.1組合邏輯電路的分析①根據(jù)邏輯電路圖列出所有的邏輯表達式；如果電路結(jié)構(gòu)略顯復雜，可以將電路分為幾個部分，逐級列出邏輯表達式。②根據(jù)實際情況或要求，對邏輯表達式進行變換和化簡。③列出真值表。④分析電路的邏輯功能。6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.2組合邏輯電路的設計①對實際問題進行邏輯抽象，列出真值表。②寫出邏輯表達式，根據(jù)設計要求，進行化簡或變換。③畫出邏輯電路圖。④進行邏輯功能的仿真驗證。⑤完成實物。6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.2組合邏輯電路的設計6.3組合邏輯電路中的競爭與冒險6.3.1競爭與冒險產(chǎn)生的原因6.3組合邏輯電路中的競爭與冒險6.3組合邏輯電路中的競爭與冒險6.3.2冒險現(xiàn)象的判斷1.代數(shù)法2.卡諾圖法6.3組合邏輯電路中的競爭與冒險6.3.3冒險現(xiàn)象的消除方法1.增加冗余項6.3組合邏輯電路中的競爭與冒險2.增加選通信號6.4常用的組合邏輯功能器件6.4.1基于功能器件的數(shù)字系統(tǒng)6.4常用的組合邏輯功能器件6.4.2編碼器1.二-十進制編碼器6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件2.二進制編碼器6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4.3譯碼器1.變量譯碼器（1）3線-8線譯碼器74LS138

74LS138是一種常用的3線-8線全譯碼器，其引腳圖、邏輯符號及DIP實物如圖6-28所示，功能表見表6-8。6.4常用的組合邏輯功能器件①74LS138有3個基本輸入端C、B、A，取值組合為000~111共8種，表示8組代碼。②有3個控制輸入端是高電平有效，都是低電平有效，只有當G1=1且時，譯碼器才能正常工作。6.4常用的組合邏輯功能器件③有7個輸出端Y0~Y7均低電平有效，當譯碼器正常工作時，C、B、A每輸入一組代碼，總有一個對應的輸出端被“譯出”，其狀態(tài)為低電平0，其余的輸出端均為高電平1。6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件【應用實例1】一個微控制器往往連接多個外部設備，在某一時段只能與其中一個外部設備建立聯(lián)系并進行數(shù)據(jù)交互，它是如何做到的呢？6.4常用的組合邏輯功能器件【應用實例2】圖6-35所示的電路中，一個741S138最多能實現(xiàn)8個外部設備的片選控制，假如外設數(shù)量超過8個，可以通過二次譯碼來完成片選控制。6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件（2）4線-10線譯碼器74LS4274LS42的功能是將輸入的4位8421BCD碼“翻譯”成10個輸出信號中的其中一個。6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件2.數(shù)碼管與顯示譯碼器（1）數(shù)碼管數(shù)字系統(tǒng)經(jīng)常含有人機交互模塊，通常使用鍵盤、手寫板、觸摸屏等將數(shù)據(jù)或信息送入系統(tǒng)，通過數(shù)碼管、液品屏、蜂鳴器等輸出系統(tǒng)的數(shù)據(jù)或信息。6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件（2）顯示譯碼器與變量譯碼器每組輸入代碼只有一個輸出端為有效電平不同，顯示譯碼器的每組輸入代碼都對應一組輸出代碼，這組代碼點亮相應的發(fā)光二極管，從而顯示輸入代碼所表示的數(shù)字或字符。6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件①試燈。②滅零。③滅燈。④正常譯碼顯示。6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4.4比較器6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4.5加法器6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4.6數(shù)據(jù)選擇器1.雙4選1數(shù)據(jù)選擇器74LS1536.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件2.

8選1數(shù)據(jù)選擇器74LS1516.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件

6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件3.16選1數(shù)據(jù)選擇器74LS1506.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件①74LS150有一個使能輸入信號G，低電平有效，當G=1時，數(shù)據(jù)選擇器不工作，輸出Y恒為0。②當G=0時，數(shù)據(jù)選擇器工作，選擇輸入信號D、C、B、A的16種狀態(tài)組合作為16個選擇條件，每個條件對應一個輸入數(shù)據(jù)，例如DCBA=1011，則數(shù)據(jù)E11將被選中并取反后送至輸出W。6.4常用的組合邏輯功能器件數(shù)字電子技術(shù)基礎(chǔ)第1章信號與電子電路概述第2章數(shù)制和編碼第3章基本邏輯關(guān)系與邏輯門第4章邏輯代數(shù)與邏輯函數(shù)第5章Verilog硬件描述語言和Quartus軟件第6章組合邏輯電路第7章時序邏輯電路第8章模數(shù)和數(shù)模轉(zhuǎn)換第9章脈沖信號電路第10章數(shù)字系統(tǒng)設計實踐第7章時序邏輯電路7.1

觸發(fā)器

7.1

觸發(fā)器7.1.1基本RS觸發(fā)器1.電路構(gòu)成7.1

觸發(fā)器

7.1

觸發(fā)器

7.1

觸發(fā)器

7.1

觸發(fā)器3.邏輯符號4.邏輯功能描述（1）特性表與非門成的基本RS觸發(fā)器的特性表見表7-1。7.1

觸發(fā)器

（3）狀態(tài)轉(zhuǎn)換圖圖7-8是由與非門構(gòu)成的基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)換圖，0和1是觸發(fā)器的兩個狀態(tài)，箭頭方向代表從現(xiàn)態(tài)到次態(tài)，弧線旁是狀態(tài)轉(zhuǎn)換的條件，x表示任意狀態(tài)。（4）時序圖觸發(fā)器的功能也可以用輸入輸出波形圖直觀地表示出來，下面通過例7-1進行介紹。7.1

觸發(fā)器

7.1

觸發(fā)器7.1

觸發(fā)器7.1.2鐘控觸發(fā)器1.鐘控RS觸發(fā)器（鐘控RS鎖存器）7.1

觸發(fā)器7.1

觸發(fā)器2.鐘控D觸發(fā)器（D鎖存器）7.1

觸發(fā)器7.1

觸發(fā)器7.1

觸發(fā)器3.鐘控觸發(fā)器的空翻7.1.3邊沿觸發(fā)器1.邊沿JK觸發(fā)器7.1

觸發(fā)器7.1

觸發(fā)器①該器件有16個引腳，使用時第8引腳接地，第16引腳接VCC。②該器件包含兩個完全相同的邊沿J觸發(fā)器，分別用端口名稱前的阿拉伯數(shù)字1和2進行區(qū)分。7.1

觸發(fā)器

7.1

觸發(fā)器2.邊沿D觸發(fā)器7.1

觸發(fā)器7.1

觸發(fā)器7.1

觸發(fā)器7.1

觸發(fā)器3.邊沿T觸發(fā)器7.1

觸發(fā)器7.1.4觸發(fā)器之間的相互轉(zhuǎn)換7.2時序邏輯電路的分析7.2.1同步時序邏輯電路的分析①根據(jù)邏輯電路圖寫出各觸發(fā)器的驅(qū)動方程（激勵方程）和輸出方程。②將驅(qū)動方程代入各觸發(fā)器的特性方程得到觸發(fā)器的次態(tài)方程（即狀態(tài)方程）。7.2時序邏輯電路的分析③根據(jù)狀態(tài)方程和輸出方程，分析得到時序邏輯電路的狀態(tài)轉(zhuǎn)換表。④由狀態(tài)轉(zhuǎn)換表畫出狀態(tài)轉(zhuǎn)換⑤分析得到電路的邏輯功能。【例7-3】電路如圖7-31所示，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖，分析邏輯功能。解：電路只含有一個下降沿觸發(fā)的邊沿J觸發(fā)器，沒有組合邏輯電路的輸入和輸出信號，是最簡單的時序邏輯電路。1）寫出各個方程。7.2時序邏輯電路的分析2）根據(jù)狀態(tài)方程得到狀態(tài)轉(zhuǎn)換表（見表7-11），并畫出狀態(tài)轉(zhuǎn)換圖（見圖7-32）。3）邏輯功能分析?！纠?-4】分析圖7-33所不時序邏輯電路，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和Q1、Q0的波形。解：電路含有兩個下降沿觸發(fā)的邊沿J觸發(fā)器，由同一個CLK提供時鐘信號，屬于同步時序邏輯電路。1）寫出各個方程。7.2時序邏輯電路的分析2）將Q1Q0的4種狀態(tài)代入狀態(tài)方程，可得狀態(tài)轉(zhuǎn)換表，見表7-12。7.2時序邏輯電路的分析3）根據(jù)狀態(tài)轉(zhuǎn)換表畫出狀態(tài)轉(zhuǎn)換圖。4）畫出時序圖。5）邏輯功能分析?！纠?-5）試分析圖7-35所示時序邏輯電路，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和時序圖。7.2時序邏輯電路的分析解：該電路力同步時序邏輯電路，X、Y分別是電路的輸入和輸出信號。1）寫出各個方程。7.2時序邏輯電路的分析2）列出狀態(tài)轉(zhuǎn)換表，見表7-13。7.2時序邏輯電路的分析3）畫出狀態(tài)轉(zhuǎn)換圖及時序圖，如圖7-36所示。7.2時序邏輯電路的分析4）邏輯功能分析。7.2時序邏輯電路的分析7.2時序邏輯電路的分析4）邏輯功能分析。5）畫出時序圖。7.2時序邏輯電路的分析7.2.2異步時序邏輯電路的分析7.2時序邏輯電路的分析7.2時序邏輯電路的分析1）寫出各個方程。①時鐘方程為②輸出方程為③驅(qū)動方程為④將各驅(qū)動方程代入D觸發(fā)器的特性方程，得到各觸發(fā)器的狀態(tài)方程為7.2時序邏輯電路的分析2）將的4種狀態(tài)代入上面的狀態(tài)方程，可得狀態(tài)轉(zhuǎn)換表，見表7-15。3）根據(jù)狀態(tài)轉(zhuǎn)換表可得狀態(tài)轉(zhuǎn)換圖和時序圖，如圖7-42所示。7.2時序邏輯電路的分析4）邏輯功能分析?！纠?-8】分析圖7-43所示時序邏輯電路，列出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和Q2、Q1、Q0的波形。解：電路含有3個下降沿觸發(fā)的邊沿JK觸發(fā)器，其中FF0和FF2共用一個時鐘CLK，但FF1的時鐘是由FF0的Q0提供的，因此屬于異步時序邏輯電路。7.2時序邏輯電路的分析1）寫出各個方程。①時鐘方程為②驅(qū)動方程為③將各驅(qū)動方程代入J觸發(fā)器的特性方程，得到各觸發(fā)器的狀態(tài)方程內(nèi)7.2時序邏輯電路的分析2）將的8種狀態(tài)代入上面的狀態(tài)方程，可得狀態(tài)轉(zhuǎn)換表，見表7-16。7.2時序邏輯電路的分析3）根據(jù)狀態(tài)轉(zhuǎn)換表可得狀態(tài)轉(zhuǎn)換圖和時序圖，如圖7-44所示。7.2時序邏輯電路的分析4）邏輯功能分析。7.3時序邏輯電路的設計1）根據(jù)給定的邏輯功能建立原始狀態(tài)轉(zhuǎn)換圖。2）狀態(tài)化簡。3）狀態(tài)編碼。4）列出狀態(tài)方程和輸出方程（如果有）。5）列出驅(qū)動方程。7.3時序邏輯電路的設計6）畫出邏輯電路圖。7）檢查能否自啟動?！纠?-9】使用D觸發(fā)器設計一個帶進位輸出標志位Y的同步8421BCD碼加法計數(shù)器。解：1）畫出狀態(tài)轉(zhuǎn)換圖，列出狀態(tài)轉(zhuǎn)換表。7.3時序邏輯電路的設計7.3時序邏輯電路的設計2）對無關(guān)項進行處理，得到改進后的全狀態(tài)轉(zhuǎn)換圖和全狀態(tài)轉(zhuǎn)換表。7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計3）寫出狀態(tài)方程、驅(qū)動方程和輸出方程。4）完成電路圖。7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計2）狀態(tài)化簡。7.3時序邏輯電路的設計3）狀態(tài)編碼。7.3時序邏輯電路的設計4）寫出狀態(tài)方程和輸出方程。7.3時序邏輯電路的設計5）寫出驅(qū)動方程，完成電路圖。7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計2）狀態(tài)編碼。7.3時序邏輯電路的設計3）寫出狀態(tài)方程和輸出方程。7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計7.3時序邏輯電路的設計4）寫出驅(qū)動方程，完成電路圖。7.3時序邏輯電路的設計7.4常用的時序邏輯功能器件7.4.1基本寄存器7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4.2移位寄存器1.單向移位寄存器7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件2.雙向移位寄存器7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4.3集成計數(shù)器1.二進制計數(shù)器7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件1）當CLEAR為低電平時，不管輸入端的LOAD、DCBA、CLOCK、ENABLE-P、ENABLE-T是什么狀態(tài)，也不管輸出端QD~QA的現(xiàn)態(tài)是什么，電路實現(xiàn)異步復位，將QD~QA清零（Clearoutputstozero）。2）當CLEAR變高電平時，如果LOAD是低電平，時鐘脈沖CLOCK的上升沿到來那一刻，電路實現(xiàn)置數(shù)，圖中D~A的值是1100，所以QD~QA被置1100，即十進制數(shù)的12(Presettobinarytwelve)。3）當CLEAR、LOAD、ENABLE-P、ENABLE-T都是高電平時，時鐘脈沖CLOCK的上升沿到來那一刻，電路實現(xiàn)計數(shù)，圖中QD~QA的狀態(tài)變化是1100?1101?1110?1111?0000→0001→0010(Counttothirteen,fourteen,fifteen,zero,oneandtwo。4）CIEAR和LOAD是高電平，ENABLE-P和ENABLE-T有任何一個是低電平，不論其他輸入端口是什么狀態(tài)，電路實現(xiàn)保持（Inhibit），圖中QD~QA始終維持0010的狀態(tài)。7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件2.十進制計數(shù)器7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件3.可逆計數(shù)器7.4常用的時序邏輯功能器件4.任意進制計數(shù)器的構(gòu)成（1）反饋復位法!反饋復位法是利用反饋電路產(chǎn)生一個控制信號，并將其送至集成計數(shù)器的復位端，使計數(shù)器各輸出端復位，從而達到實現(xiàn)任意進制計數(shù)器的目的。7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件（2）反饋置數(shù)法!反饋置數(shù)法是利用反饋電路產(chǎn)生一個控制信號給集成計數(shù)器的置數(shù)端，使計數(shù)器輸出端狀態(tài)等于輸入數(shù)據(jù)，從而達到實現(xiàn)任意進制計數(shù)器的目的。7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件（3）級聯(lián)反饋法根據(jù)任意進制計數(shù)器的模，判斷需要幾片集成計數(shù)器，再利用反饋電路產(chǎn)生控制信號給集成計數(shù)器的復位端或置數(shù)端，從而達到實現(xiàn)任意進制計數(shù)器的目的。①低位片74LS160和高位片74LS160受同一個時鐘脈沖控制，所以該電路是同步時序邏輯。7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.4常用的時序邏輯功能器件7.5有限狀態(tài)機7.5.1概述7.5.2有限狀態(tài)機的組成（1）狀態(tài)（State）狀態(tài)是系統(tǒng)在某一特定時間點的情況或條件描述。（2）輸入（Input）輸入是外部環(huán)境傳遞給有限狀態(tài)機的信息或信號。（3）轉(zhuǎn)移（Transition）轉(zhuǎn)移是有限狀態(tài)機從一個狀態(tài)變?yōu)榱硪粋€狀態(tài)的過程。7.5.3有限狀態(tài)機的類型（1）Moore型狀態(tài)機在Moore型狀態(tài)機中，輸出僅取決于當前狀態(tài)，與當前輸入無關(guān)。（2）Mealy型狀態(tài)機與Moore型狀態(tài)機不同，Mealy型狀態(tài)機的輸出取決于當前狀態(tài)和當前輸入。7.5.4有限狀態(tài)機的設計過程（1）確定狀態(tài)和輸入首先，需要理解系統(tǒng)應該如何響應不同的輸入序列，這通常需要通過分析系統(tǒng)的需求和行為來完成。7.5有限狀態(tài)機（2）定義狀態(tài)轉(zhuǎn)移和輸出對于每個可能的狀態(tài)和輸入組合，需要定義一個結(jié)果狀態(tài)和一個輸出。（3）創(chuàng)建狀態(tài)轉(zhuǎn)移圖或狀態(tài)轉(zhuǎn)移表這是一種可視化方法，可以清楚地顯示所有的狀態(tài)、輸入、轉(zhuǎn)移和輸出。（4）實現(xiàn)有限狀態(tài)機有多種方法可以實現(xiàn)有限狀態(tài)機，一種常見的方法是使用硬件描述語言（如Verilog或VHDL）進行編程，另一種方法是使用數(shù)字邏輯門（如與門、或門、非門等）構(gòu)建電路。7.5.5有限狀態(tài)機的應用（1）交通燈控制器交通燈控制器是有限狀態(tài)機的一個經(jīng)典例子，每個燈（紅燈、黃燈、綠燈）都可以看作一個狀態(tài)，轉(zhuǎn)移則由計時器（時間輸入）或者行人按鍵（外部輸入）觸發(fā)。（2）電梯控制系統(tǒng)電梯控制系統(tǒng)也可以被視為一個有限狀態(tài)機，狀態(tài)可能包括等待、上升、下降、開門和關(guān)門等，輸入則包括樓層按鈕、開/關(guān)門按鈕、電梯內(nèi)的傳感器等，系統(tǒng)根據(jù)這些輸入和當前狀態(tài)來確定下一個狀態(tài)和動作。（3）計算機科學中的詞法分析器在計算機科學中，詞法分析器（Lexicalanalyzer，或者叫作7.5有限狀態(tài)機Lexer）是編譯器或解釋器的一部分，它使用有限狀態(tài)機來識別程序代碼中的符號和詞素。（4）硬件設計在硬件設計中，有限狀態(tài)機用于控制數(shù)字電路的行力。（5）網(wǎng)絡協(xié)議許多網(wǎng)絡協(xié)議，如TCP/IP，也使用有限狀態(tài)機來管理和控制數(shù)據(jù)的傳輸。【例7-22】設計一個簡單的自動售貨機。這個自動售貨機只接收1元的紙幣，當累計金額達到3元時，自動售貨機會釋放一個商品。解：設計過程如下：首先，定義有限狀態(tài)機的輸人、輸出和狀態(tài)。輸入：紙幣，0表示無紙幣輸人，1表示有1元紙幣輸人。輸出：商品，0表示沒有商品輸出，1表示有商品輸出。狀態(tài)：累計金額，S0表示0元，S1表示累計1元，S2表示累計2元，S3表示累計3元。7.5有限狀態(tài)機7.5有限狀態(tài)機7.5有限狀態(tài)機7.5有限狀態(tài)機第8章模數(shù)和數(shù)模轉(zhuǎn)換7.5有限狀態(tài)機7.5有限狀態(tài)機8.1模數(shù)轉(zhuǎn)換8.1.1采樣和保持8.1模數(shù)轉(zhuǎn)換8.1.2量化和編碼8.1模數(shù)轉(zhuǎn)換8.1模數(shù)轉(zhuǎn)換8.1.3A/D轉(zhuǎn)換器的主要性能指標（1）轉(zhuǎn)換精度1）分辦率（Resolution）：分辦率R表示A/D轉(zhuǎn)換器對輸入信號的分辦能力，由滿量程（FullScaleRange,FSR）和A/D轉(zhuǎn)換器輸出數(shù)字量的位數(shù)n決定，即2）轉(zhuǎn)換誤差：轉(zhuǎn)換誤差反映了A/D轉(zhuǎn)換器實際輸出的數(shù)字量和理論輸出的數(shù)字量之間的差別，通常以相對誤差的形式給出，用LSB表示。（2）轉(zhuǎn)換速率通常情況下，轉(zhuǎn)速速率是指A/D轉(zhuǎn)換器從轉(zhuǎn)換控制信號到來開始，到輸出端得到穩(wěn)定的數(shù)字信號所經(jīng)過的時間的倒數(shù)。8.1.4并聯(lián)比較型A