FPGA應用開發(fā)知到智慧樹章節(jié)測試課后答案2024年秋上海電力大學

FPGA應用開發(fā)知到智慧樹章節(jié)測試課后答案2024年秋上海電力大學第一章單元測試

VerilogHDL的抽象分層建模方式可劃分為系統(tǒng)級和算法級建模方式、寄存器級建模方式、邏輯門級建模方式和晶體管開關級建模方式。（）

A:對B:錯

答案:對VerilogHDL是唯一一種硬件描述語言。（）

A:錯B:對

答案:錯以下哪些屬于可編程邏輯器件（）

A:GAL

B:PAL

C:FPGA

D:CPLD

答案:GAL

；PAL

；FPGA

；CPLD

以下哪些是FPGA和CPLD的相似點（）

A:器件密度可達到上千萬門

B:采用SRAM工藝

C:可編程邏輯器件

D:可采用VerilogHDL進行電路設計

答案:可編程邏輯器件

；可采用VerilogHDL進行電路設計

以下哪些是SOPC的基本特征（）

A:至少包含一個嵌入式處理器內(nèi)核

B:單芯片

C:可能包含部分模擬電路

D:低功耗

答案:至少包含一個嵌入式處理器內(nèi)核

；單芯片

；可能包含部分模擬電路

；低功耗

第二章單元測試

如果線網(wǎng)類型變量說明后未賦值，起始缺省值是()

A:1

B:z

C:x

D:0

答案:z

reg[7:0]mema[255:0]正確的賦值是()

A:4’bxx11

B:8’d0;

C:4’bzz11

D:mema[5]=3’d0,

答案:mema[5]=3’d0,

“a=4`b11001,b=4’bx110”選擇正確的運算結果（）

A:b&a=x

B:b&&a=x

C:a&b=0

D:a&&b=1;

答案:a&&b=1;

下列標識符中，（）是合法的標識符。

A:_date

B:$finish

C:8_sum

D:adder8#

答案:_date

下列語句中，不屬于并行語句的是（）。

A:過程語句

B:assign語句

C:case語句

D:元件例化語句

答案:case語句

第三章單元測試

阻塞性賦值符號為＜=，非阻塞性賦值符號為=。()

A:對B:錯

答案:錯某一純組合電路輸入為in1,in2和in3,輸出為out,則該電路描述中always的事件表達式應寫為always@(in1,in2,in3);（）

A:對B:錯

答案:對若某一時序電路由時鐘clk信號上升沿觸發(fā),同步高電平復位信號rst清零,該電路描述中always的事件表達是應該寫為always@(posedgeclkorrst)。()

A:錯B:對

答案:錯VerilogHDL中內(nèi)置了12種類型的基本門級元件模型。（）

A:錯B:對

答案:對bufif0是VerilogHDL中內(nèi)置的基本門級元件：控制信號高電平有效的三態(tài)緩沖器。（）

A:對B:錯

答案:錯

第四章單元測試

狀態(tài)機常用狀態(tài)編碼有順序編碼、格雷碼和獨熱碼三種。（）

A:對B:錯

答案:對電路輸出與電路輸入有關的有限狀態(tài)機電路被稱為moore機。（）

A:對B:錯

答案:錯采用有限狀態(tài)機設計，易于構成性能良好的同步時序邏輯，有利于消除大規(guī)模邏輯電路中常見的競爭冒險現(xiàn)象。（）

A:對B:錯

答案:對有限狀態(tài)機的代碼可采用一段式、二段式和三段式描述方法。（）

A:錯B:對

答案:對有限狀態(tài)機的三段式描述指包含三個always模塊。（）

A:對B:錯

答案:錯

第五章單元測試

評價Verilog代碼的優(yōu)劣不在于代碼段的整潔簡短，而在于代碼是否能由綜合工具流暢合理地轉換成速度快和面積小的硬件形式。（）

A:對B:錯

答案:對異步設計非常容易產(chǎn)生毛刺現(xiàn)象和亞穩(wěn)態(tài)。（）

A:對B:錯

答案:對使用雙斜杠進行的注釋行以分號結束；使用/**/進行的注釋，/*和*/各占用一行，并且頂頭。（）

A:錯B:對

答案:對相同功能的電路采用的代碼風格不同，最終綜合后的RTL電路結構依然是相同的。（）

A:對B:錯

答案:錯以下信號名中，最具可讀性的是（）

A:addr11

B:add1

C:addr_count

D:addr_1

答案:addr_count

第六章單元測試

Testbench的主要功能是（）

A:復雜設計可以使用EDA工具，或者通過用戶接口自動比較仿真結果與理想值，實現(xiàn)結果的自動檢查。

B:正確例化設計電路；

C:將仿真數(shù)據(jù)顯示在終端或存為文件，也可以顯示在波形窗口中以供分析檢查；

D:為設計電路提供激勵信號；

答案:復雜設計可以使用EDA工具，或者通過用戶接口自動比較仿真結果與理想值，實現(xiàn)結果的自動檢查。

；正確例化設計電路；

；將仿真數(shù)據(jù)顯示在終端或存為文件，也可以顯示在波形窗口中以供分析檢查；

；為設計電路提供激勵信號；

以下哪些系統(tǒng)任務實現(xiàn)文本輸出（）

A:$display；

B:$monitor。

C:$write；

D:$strobe；

答案:$display；

；$monitor。

；$write；

；$strobe；

以下哪些系統(tǒng)函數(shù)實現(xiàn)讀取當前仿真時間（）

A:$time；

B:$realtime；

C:$htime。

D:$stime；

答案:$time；

；$realtime；

；$stime；

系統(tǒng)函數(shù)和任務一般以符號#開頭。（）

A:錯B:對

答案:錯$write與$display相同，不同的是不會自動換行.（）

A:對B:錯

答案:對

第七章單元測試

Altera公司的QuartusII和公司的ModelSim是兩種目前世界上比較流行和實用的EDA工具軟件。（）

A:錯B:對

答案:對QuartusII可以采用文本輸入法和圖形輸入法進行電路設計。（）

A:錯B:對

答案:對根據(jù)下面的程序，

always@(posedgeclk)

begin

q0＜=~q2;

q1＜=q0;

q2＜=q1;

end畫出綜合出來的電路圖如圖所示。

（）

A:錯B:對

答案:對分析下列程序，得到10時刻執(zhí)行結果a=1，15時刻b=1，20時刻c=1。

initial

fork

#10a=1;

#15b=1;

begin

#20c=1

#10d=1;

end

#25e=1;

Join

（）

A:錯B:對

答案:對選擇下面兩段代碼正確的一個。（）

A:

moduleexample(o1,o2,a,b,c,d);

inputa,b,c,d;

outputo1,o2;

regc,d,o2;

andu1(o2,c,d);

always@(aorb)

if(a)o1=b;elseo1=0;

endmodule

B:

moduleexample(o1,o2,a,b,c,d);

inputa,b,c,d;

outputo1,o2;

rego1;

andu1(o2,c,d);

always@(aorb)

if(a)o1=b;elseo1=0;

endmodule