數(shù)字電路與邏輯設(shè)計（第四版）課件全套 （蔡良偉） 第1-9章 邏輯代數(shù)基礎(chǔ) -脈沖信號的產(chǎn)生與整形

第1章邏輯代數(shù)基礎(chǔ)1.1概述1.2邏輯代數(shù)的基本運算和門電路1.3邏輯代數(shù)的公式和規(guī)則1.4邏輯函數(shù)常用的描述方法及相互間的轉(zhuǎn)換1.5邏輯函數(shù)的化簡

1.1概

述

1.1.1-數(shù)字量和模擬量在自然界中，存在著各種各樣的物理量，這些物理量可以分為兩大類：數(shù)字量和模擬量。數(shù)字量是指離散變化的物理量，模擬量則是指連續(xù)變化的物理量。處理數(shù)字信號的電路稱為數(shù)字電路，處理模擬信號的電路稱為模擬電路。同模擬信號相比，數(shù)字信號具有傳輸可靠、易于存儲、抗干擾能力強(qiáng)、穩(wěn)定性好等優(yōu)點。因此，數(shù)字電路獲得了越來越廣泛的應(yīng)用。

1.1.2數(shù)制與代碼

1.數(shù)制

進(jìn)位計數(shù)制表示數(shù)碼中每一位的構(gòu)成及進(jìn)位的規(guī)則，簡稱數(shù)制(NumberSystem)。數(shù)的一般展開式表示法如下：

式中，n是整數(shù)部分的位數(shù)，m

是小數(shù)部分的位數(shù)，ai

是第i位的系數(shù)，R

是基數(shù)，Ri

稱為第i位的權(quán)。

1)十進(jìn)制

基數(shù)R為10的進(jìn)位計數(shù)制稱為十進(jìn)制(Decimal)，它有0、1、2、3、4、5、6、7、8、9共10個有效數(shù)碼，低位向相鄰高位“逢十進(jìn)一，借一為十”。十進(jìn)制數(shù)一般用下標(biāo)10或D表示，如2310、87D

等。

2)二進(jìn)制

基數(shù)R為2的進(jìn)位計數(shù)制稱為二進(jìn)制(Binary)，它只有0和1兩個有效數(shù)碼，低位向相鄰高位“逢二進(jìn)一，借一為二”。二進(jìn)制數(shù)一般用下標(biāo)2或B表示，如1012、1101B

等。

3)八進(jìn)制

基數(shù)R

為8的進(jìn)位計數(shù)制稱為八進(jìn)制(Octal)，它有0、1、2、3、4、5、6、7共8個有效數(shù)碼，低位向相鄰高位“逢八進(jìn)一，借一為八”。八進(jìn)制數(shù)一般用下標(biāo)8或O表示，如6178、547O等。

4)十六進(jìn)制

基數(shù)R

為16的進(jìn)位計數(shù)制稱為十六進(jìn)制(Hexadecimal)，十六進(jìn)制有0、1、2、3、4、5、6、7、8、9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)共16個有效數(shù)碼，低位向相鄰高位“逢十六進(jìn)一，借一為十六”。十六進(jìn)制數(shù)一般用下標(biāo)16或H表示，如A116、1FH

等。

2.不同數(shù)制間的轉(zhuǎn)換

1)二—十轉(zhuǎn)換

求二進(jìn)制數(shù)的等值十進(jìn)制數(shù)時，將所有值為1的數(shù)位的位權(quán)相加即可。

【例1.1】

將二進(jìn)制數(shù)11001101.11B轉(zhuǎn)換為等值的十進(jìn)制數(shù)。

2)十—二轉(zhuǎn)換

將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時，要分別對整數(shù)部分和小數(shù)部分進(jìn)行轉(zhuǎn)換。

進(jìn)行整數(shù)部分轉(zhuǎn)換時，先將十進(jìn)制整數(shù)除以2，再對每次得到的商除以2，直至商等于0為止。然后將各次余數(shù)按倒序?qū)懗鰜恚吹谝淮蔚挠鄶?shù)為二進(jìn)制整數(shù)的最低有效位(LSB)，最后一次的余數(shù)為二進(jìn)制整數(shù)的最高有效位(MSB)，所得數(shù)值即為等值二進(jìn)制整數(shù)。

【例1.2】

將13D

轉(zhuǎn)換為二進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

【例1.3】

將0.125D

轉(zhuǎn)換為二進(jìn)制小數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的二進(jìn)制小數(shù)為0.001B。

3)八—十轉(zhuǎn)換

求八進(jìn)制數(shù)的等值十進(jìn)制數(shù)時，將各數(shù)位的值和相應(yīng)的位權(quán)相乘，然后相加即可。

【例1.4】

將八進(jìn)制數(shù)71.5O

轉(zhuǎn)換為等值的十進(jìn)制數(shù)。

4)十—八轉(zhuǎn)換

將十進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)時，要分別對整數(shù)部分和小數(shù)部分進(jìn)行轉(zhuǎn)換。

進(jìn)行整數(shù)部分轉(zhuǎn)換時，先將十進(jìn)制整數(shù)除以8，再對每次得到的商除以8，直至商等于0為止。然后將各次余數(shù)按倒序?qū)懗鰜?，即第一次的余?shù)為八進(jìn)制整數(shù)的最低有效位，最后一次的余數(shù)為八進(jìn)制整數(shù)的最高有效位，所得數(shù)值即為等值八進(jìn)制整數(shù)。

【例1.5】

將1735D

轉(zhuǎn)換為八進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

【例1.6】

將0.1875D

轉(zhuǎn)換為八進(jìn)制小數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的八進(jìn)制小數(shù)為0.14O。

5)十六—十轉(zhuǎn)換

求十六進(jìn)制數(shù)的等值十進(jìn)制數(shù)時，將各數(shù)位的值和相應(yīng)的位權(quán)相乘，然后相加即可。

【例1.7】

將十六進(jìn)制數(shù)1A.CH

轉(zhuǎn)換為等值的十進(jìn)制數(shù)。

6)十—十六轉(zhuǎn)換

將十進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)時，要分別對整數(shù)部分和小數(shù)部分進(jìn)行轉(zhuǎn)換。

進(jìn)行整數(shù)部分轉(zhuǎn)換時，先將十進(jìn)制整數(shù)除以16，再對每次得到的商除以16，直至商等于0為止。然后將各次余數(shù)按倒序?qū)懗鰜?，即第一次的余?shù)為十六進(jìn)制整數(shù)的最低有效位，最后一次的余數(shù)為十六進(jìn)制整數(shù)的最高有效位，所得數(shù)值即為等值十六進(jìn)制整數(shù)。

【例1.8】

將287D

轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的十六進(jìn)制整數(shù)為11FH

。

【例1.9】

將0.62890625D轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的十六進(jìn)制小數(shù)為0.A1H

。

【例1.10】

將二進(jìn)制數(shù)10111011.1011B

轉(zhuǎn)換為八進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的八進(jìn)制數(shù)為273.54O。

8)八—二轉(zhuǎn)換

將八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時，將每位八進(jìn)制數(shù)展開成3位二進(jìn)制數(shù)即可。

【例1.11】

將八進(jìn)制數(shù)361.72O

轉(zhuǎn)換為二進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的二進(jìn)制數(shù)為11110001.11101B。

9)二—十六轉(zhuǎn)換

將二進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)時，整數(shù)部分自右往左每4位劃為一組，最后剩余不足4位時在左面補(bǔ)0；小數(shù)部分自左往右每4位劃為一組，最后剩余不足4位時在右面補(bǔ)0；然后將每一組用1位十六進(jìn)制數(shù)代替。

【例1.12】

將二進(jìn)制數(shù)111010111101.101B

轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的十六進(jìn)制數(shù)為EBD.AH

。

10)十六—二轉(zhuǎn)換

將十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時，將每位十六進(jìn)制數(shù)展開成4位二進(jìn)制數(shù)即可。

【例1.13】

將十六進(jìn)制數(shù)1C9.2FH轉(zhuǎn)換為二進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的二進(jìn)制數(shù)為111001001.00101111B。

11)八—十六轉(zhuǎn)換

將八進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)時，先將八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，再將所得的二進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)。

【例1.14】

將八進(jìn)制數(shù)361.72O轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的十六進(jìn)制數(shù)為F1.E8H

。

12)十六—八轉(zhuǎn)換

將十六進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)時，先將十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，再將所得的二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)。

【例1.15】

將十六進(jìn)制數(shù)A2B.3FH轉(zhuǎn)換為八進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對應(yīng)的八進(jìn)制數(shù)為5053.176O。

3.代碼

在數(shù)字系統(tǒng)中，常用0和1的組合來表示不同的數(shù)字、符號、動作或事物，這一過程叫作編碼，這些組合稱為代碼(Code)。代碼可以分為數(shù)字型的和字符型的、有權(quán)的和無權(quán)的。數(shù)字型代碼用來表示數(shù)字的大小，字符型代碼用來表示不同的符號、動作或事物。有權(quán)代碼的每一數(shù)位都定義了相應(yīng)的位權(quán)，無權(quán)代碼的數(shù)位沒有定義相應(yīng)的位權(quán)。下面介紹三種常用的代碼：8421BCD碼、格雷(Gray)碼和ASCII碼。

1)8421BCD碼

BCD(BinaryCodedDecimal)碼即二—十進(jìn)制代碼，用4位二進(jìn)制代碼表示1位十進(jìn)制數(shù)碼。8421BCD碼是一種最常用的BCD碼，它是一種有權(quán)碼，4個數(shù)位的權(quán)值自左至右依次為8、4、2、1。8421BCD碼如表1-1所示。

2)格雷(Gray)碼

格雷碼是一種無權(quán)循環(huán)碼，它的特點是：相鄰的兩個碼之間只有一位不同。表1-2列出了十進(jìn)制數(shù)0~15的4位格雷碼。

3)ASCII碼

ASCII碼即美國信息交換標(biāo)準(zhǔn)碼，是目前國際上廣泛采用的一種字符碼。ASCII碼用7位二進(jìn)制代碼來表示128個不同的字符和符號，如表1-3所示。

1.2邏輯代數(shù)的基本運算和門電路

邏輯代數(shù)(LogicAlgebra)是由英國數(shù)學(xué)家喬治·布爾(GeorgeBoole)于1849年首先提出的，因此也稱為布爾代數(shù)(BooleanAlgebra)。邏輯代數(shù)研究邏輯變量間的相互關(guān)系，是分析和設(shè)計邏輯電路不可缺少的數(shù)學(xué)工具。所謂邏輯變量，是指只有兩種取值的變量，如真或假、高或低、1或0。

1.2.1-邏輯代數(shù)的基本運算

1.邏輯與

只有當(dāng)決定某事件的全部條件同時具備時，該事件才發(fā)生，這樣的邏輯關(guān)系稱為邏輯與，或稱邏輯相乘。

在圖1-1電路中，只有當(dāng)開關(guān)S1和S2同時接通時，電燈

F才會亮。若以S1、S2表示兩個開關(guān)的狀態(tài)，以

F表示電燈的狀態(tài)，用1表示開關(guān)接通和電燈亮，用0表示開關(guān)斷開和電燈滅，則只有當(dāng)S1和S2同時為1時，F(xiàn)才為1，F(xiàn)與S1和S2

之間是一種與的邏輯關(guān)系。邏輯與運算的運算符為“·”，寫成

F=S1·S2

或

F=S1S2。

圖1-1與運算的邏輯電路

邏輯變量之間取值的對應(yīng)關(guān)系可用一張表來表示，這種表叫作邏輯真值表，簡稱真值表。與運算的真值表如表1-4所示。

2.邏輯或

在決定某事件的諸多條件中，當(dāng)有一個或一個以上具備時，該事件都會發(fā)生，這樣的邏輯關(guān)系稱為邏輯或，或稱邏輯相加。

在圖1-2電路中，當(dāng)開關(guān)S1-和S2

中有一個接通(S1=1或

S2=1)或

一

個以上接通(S1=1且S2=1)時，電燈F都會亮(F=1)，因此F與S1

和S2之間是一種或的邏輯關(guān)系。邏輯或運算的運算符為“+”，寫成

F=S1+S2。或運算的真值表如表1-5所示。

圖1-2或運算的邏輯電路

圖1-3非運算的邏輯電路

4.其他常見邏輯運算

除了與、或、非三種最基本的邏輯運算外，常見的復(fù)合邏輯運算有與非、或非、異或、同或、與非與非、或非或非等，這些運算的表達(dá)式如下：

以上這些復(fù)合邏輯運算的真值表分別如表1-7~表1-12所示。

1.2.2門電路

輸出和輸入之間具有一定邏輯關(guān)系的電路稱為邏輯門電路，簡稱門電路。常用的門電路有與門、或門、非門、與非門、或非門、與或非門、異或門、同或門等，它們的邏輯符號如圖1-4所示。

圖1-4常用門電路的邏輯符號

1.3邏輯代數(shù)的公式和規(guī)則

1.3.1-基本公式

式(8)、(8')稱為同一律；式(9)、(9')稱為交換律；式(10)、(10')稱為結(jié)合律；式(11)、(11')稱為分配律；式(12)、(12')稱為德·摩根(De.Morgan)定律；式(13)稱為還原律。

1.3.2常用公式

(1)A+A·B=A

公式的含義是：在一個與或表達(dá)式中，如果一個與項是另一個與項的一個因子，則另一個與項可以不要。這一公式稱為吸收律。例如：

3.對偶規(guī)則

描述：對一個邏輯函數(shù)F，將所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，則得到函數(shù)F的對偶函數(shù)F'。

1.4邏輯函數(shù)常用的描述方法及相互間的轉(zhuǎn)換

1.4.1-邏輯函數(shù)常用的描述方法

1.表達(dá)式由邏輯變量和邏輯運算符號組成，用于表示變量之間邏輯關(guān)系的式子，稱為邏輯表達(dá)式。常用的邏輯表達(dá)式有與或表達(dá)式、標(biāo)準(zhǔn)與或表達(dá)式、或與表達(dá)式、標(biāo)準(zhǔn)或與表達(dá)式、與非與非表達(dá)式、或非或非表達(dá)式、與或非表達(dá)式等。

2.真值表

用來反映變量所有取值組合及對應(yīng)函數(shù)值的表格，稱為真值表。

例如，在一個判奇電路中，當(dāng)A、B、C三個變量中有奇數(shù)個1時，輸出F為1；否則，輸出F為0。據(jù)此可列出表1-13所示的真值表。

3.卡諾圖

圖1-5為2~5個變量的卡諾圖，方格中的數(shù)字為該方格對應(yīng)變量取值組合的十進(jìn)制數(shù)，亦稱該方格的編號。圖1-5變量卡諾圖

圖1-6為一個4變量的函數(shù)卡諾圖，方格中的0和1表示在對應(yīng)變量取值組合下該函數(shù)的取值。圖1-6一個4變量的函數(shù)卡諾圖

4.邏輯圖

由邏輯門電路符號構(gòu)成的，用來表示邏輯變量之間關(guān)系的圖形稱為邏輯電路圖，簡稱邏輯圖。

1.4.2不同描述方法之間的轉(zhuǎn)換

1.表達(dá)式→真值表

由表達(dá)式列函數(shù)的真值表時，一般首先按自然二進(jìn)制碼的順序列出函數(shù)所含邏輯變量的所有不同取值組合，再確定出相應(yīng)的函數(shù)值。

表1-14列1.16函數(shù)Z的真值表

表1-16例1.18函數(shù)F的真值表

2.真值表→表達(dá)式

由真值表寫函數(shù)的表達(dá)式時，有兩種標(biāo)準(zhǔn)的形式：標(biāo)準(zhǔn)與或表達(dá)式和標(biāo)準(zhǔn)或與表達(dá)式。

1)標(biāo)準(zhǔn)與或表達(dá)式

標(biāo)準(zhǔn)與或表達(dá)式是一種特殊的與或表達(dá)式，其中的每個與項都包含了所有相關(guān)的邏輯變量，每個變量以原變量或反變量形式出現(xiàn)一次且僅出現(xiàn)一次，這樣的與項稱為標(biāo)準(zhǔn)與項，又稱最小項。

最小項的主要性質(zhì)：

(1)每個最小項都與變量的唯一的一個取值組合相對應(yīng)，只有該組合使這個最小項取值為1，其余任何組合均使該最小項取值為0。

(2)所有不同的最小項相或，結(jié)果一定為1。

(3)任意兩個不同的最小項相與，結(jié)果一定為0。

最小項的編號：最小項對應(yīng)變量取值組合的大小，稱為該最小項的編號。

【例1.20】

已知邏輯函數(shù)的真值表如表1-17所示，寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式。

2)標(biāo)準(zhǔn)或與表達(dá)式

標(biāo)準(zhǔn)或與表達(dá)式是一種特殊的或與表達(dá)式，其中的每個或項都包含了所有相關(guān)的邏輯變量，每個變量以原變量或反變量的形式出現(xiàn)一次且僅出現(xiàn)一次。這樣的或項稱為標(biāo)準(zhǔn)或項，又稱最大項。

最大項的主要性質(zhì)：

(1)每個最大項都與變量的唯一的一個取值組合相對應(yīng)，只有該組合使這個最大項取值為0，其余任何組合均使該最大項取值為1。

(2)所有不同的最大項相與，結(jié)果一定為0。

(3)任意兩個不同的最大項相或，結(jié)果一定為1。

最大項的編號：最大項對應(yīng)變量取值組合的大小，稱為該最大項的編號。

【例1.22】

已知邏輯函數(shù)的真值表如表1-18所示，寫出函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式。

3.真值表→卡諾圖

已知邏輯函數(shù)的真值表，只需找出真值表中函數(shù)值為1的變量組合，確定其大小編號，并在卡諾圖中具有相應(yīng)編號的方格中標(biāo)上1，即可得到該函數(shù)的卡諾圖。

例如，對于表1-19所示的邏輯函數(shù)F的真值表，它的卡諾圖如圖1-8所示。

表1-19邏輯函數(shù)F的真值表

圖1-8表1-19邏輯函數(shù)F的卡諾圖

4.卡諾圖→真值表

已知邏輯函數(shù)的卡諾圖，只需找出卡諾圖中函數(shù)值為1的方格所對應(yīng)的變量組合，并在真值表中讓相應(yīng)組合的函數(shù)值為1，即可得到函數(shù)真值表。

圖1-9為邏輯函數(shù)F的卡諾圖。從圖1-9可以看出，當(dāng)ABC為001、011、100和110時，邏輯函數(shù)F的值為1，由此可知邏輯函數(shù)F的真值表如表1-20所示。

圖1-9邏輯函數(shù)F的卡諾圖

5.表達(dá)式→卡諾圖

已知邏輯函數(shù)的表達(dá)式，若要畫出函數(shù)的卡諾圖，則可以先將邏輯函數(shù)轉(zhuǎn)化為一般的與或表達(dá)式，再找出使每個與項等于1的取值組合，最后將卡諾圖中對應(yīng)這些組合的方格標(biāo)為1即可。

結(jié)果得到圖1-10所示的卡諾圖。圖1-10例1.25函數(shù)F的卡諾圖

6.卡諾圖→標(biāo)準(zhǔn)表達(dá)式

已知函數(shù)的卡諾圖時，也可以寫出函數(shù)的兩種標(biāo)準(zhǔn)表達(dá)式：標(biāo)準(zhǔn)與或表達(dá)式和標(biāo)準(zhǔn)或與表達(dá)式。

1)由卡諾圖求函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式

已知函數(shù)的卡諾圖，若要寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，則將卡諾圖中所有函數(shù)值為1的方格對應(yīng)的最小項相或即可。

【例1.26】

已知函數(shù)F的卡諾圖如圖1-11所示，寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式。圖1-11-例1.26函數(shù)F的卡諾圖

2)由卡諾圖求函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式

已知函數(shù)的卡諾圖，若要寫出函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式，則將卡諾圖中所有函數(shù)值為0的方格對應(yīng)的最大項相與即可。

【例1.27】

已知函數(shù)F的卡諾圖如圖1-12所示，寫出函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式。

圖1-12例1.27函數(shù)F的卡諾圖

1.5邏輯函數(shù)的化簡

函數(shù)的最簡與或表達(dá)式必須滿足的條件有：

(1)與項個數(shù)最少。

(2)與項中變量的個數(shù)最少。函數(shù)的最簡或與表達(dá)式必須滿足的條件有：

(1)或項個數(shù)最少。

(2)或項中變量的個數(shù)最少。常見的化簡方法有公式法和卡諾圖法兩種。

2.吸收法

利用公式A+AB=A吸收多余的與項。

【例1.29】

求函數(shù)F=(A+AB+ABC)(A+B+C)的最簡與或表達(dá)式。

1.5.2卡諾圖法化簡

1.用卡諾圖化簡法求函數(shù)的最簡與或表達(dá)式

1)卡諾圖的相鄰性

最小項的相鄰性定義：兩個最小項，如果只有一個變量的形式不同(在一個最小項中以原變量出現(xiàn)，在另一個最小項中以反變量出現(xiàn))，其余變量的形式都不變，則稱這兩個最小項是邏輯相鄰的。

卡諾圖的相鄰性判別：在卡諾圖的兩個方格中，如果只有一個變量的取值不同(在一個方格中取1，在另一個方格中取0)，其余變量的取值都不變，則這兩個方格對應(yīng)的最小項是邏輯相鄰的。

在卡諾圖中，由于變量取值按循環(huán)碼排列，使得幾何相鄰的方格對應(yīng)的最小項是邏輯相鄰的。具體而言就是：每一方格和上、下、左、右四邊緊靠它的方格相鄰；最上一行和最下一行對應(yīng)的方格相鄰；最左一列和最右一列對應(yīng)的方格相鄰；對折相重的方格相鄰。圖1-13畫出了卡諾圖中最小項相鄰的幾種情況。

圖1-13卡諾圖中最小項相鄰的幾種情況

2)卡諾圖化簡法的一般規(guī)律

(1)兩個相鄰的1方格圈在一起，消去一個變量，如圖1-14所示。圖1-14兩個相鄰最小項的合并

(2)四個相鄰的1方格圈在一起，消去兩個變量，如圖1-15所示。圖1-15四個相鄰最小項的合并

(3)八個相鄰的1方格圈在一起，消去三個變量，如圖1-16所示。圖1-16八個相鄰最小項的合并

(4)2n

個相鄰的1方格圈在一起，消去n

個變量。

2n個相鄰的1方格對應(yīng)的

2n個最小項中，有n個變量的形式變化過，將它們相或時可以消去這n

個變量，只剩下不變的因子。

(5)如果卡諾圖中所有的方格都為1，將它們?nèi)υ谝黄?，結(jié)果為1。

3)卡諾圖化簡法的步驟和原則

用卡諾圖化簡法求函數(shù)最簡與或表達(dá)式的一般步驟如下：

(1)畫出函數(shù)的卡諾圖。

(2)對相鄰最小項進(jìn)行分組合并。

(3)寫出最簡與或表達(dá)式。

用卡諾圖化簡法求函數(shù)最簡與或表達(dá)式的原則如下：

(1)每個值為1的方格至少被圈一次。

(2)每個圈中至少有一個1方格是其余所有圈中不包含的。

(3)任一圈中都不能包含取值為0的方格。

(4)圈的個數(shù)越少越好。

(5)圈越大越好。圈越大，消去的變量越多，所得與項包含的因子就越少。

【例1.34】

用卡諾圖法化簡函數(shù)F=∑m(0，1，2，5，6，7，8，10，11，12，13，15)，寫出其最簡與或表達(dá)式。

解

畫出函數(shù)F的卡諾圖，如圖1-18所示。圖1-18例1.34函數(shù)F的卡諾圖

2.用卡諾圖化簡法求函數(shù)的最簡或與表達(dá)式

一般的步驟如下：

(1)畫出函數(shù)的卡諾圖。

(2)對相鄰的0方格對應(yīng)的最小項進(jìn)行分組合并，求反函數(shù)的最簡與或表達(dá)式。

(3)對所得反函數(shù)的最簡與或表達(dá)式取反，得函數(shù)的最簡或與表達(dá)式。

圖1-19例1.35函數(shù)F的卡諾圖

然后對0方格進(jìn)行分組合并，得到的反函數(shù)的最簡與或表達(dá)式如下：

最后對反函數(shù)取反，得到的函數(shù)的最簡或與表達(dá)式如下：

1.5.3帶無關(guān)項邏輯函數(shù)的化簡

1.邏輯函數(shù)中的無關(guān)項

在實際的邏輯關(guān)系中，有時會遇到這樣一種情況，即變量的某些取值組合是不會發(fā)生的，這種加給變量的限制稱為變量的約束，而這些不會發(fā)生的組合所對應(yīng)的最小項稱為約束項。顯然，對變量所有可能的取值，約束項的值都等于0。

對變量約束的具體描述叫作約束條件。

例如，AB+AC=0，∑(5，6，7)=0，∑d(5，6，7)等。

在真值表和卡諾圖中，約束一般記為“×”或“Φ”。

約束項和任意項統(tǒng)稱為無關(guān)項。

(2)卡諾圖法。畫出函數(shù)的卡諾圖，如圖1-20所示。圖1-20例1.36函數(shù)F的卡諾圖

【例1.37】求函數(shù)F的最簡與或表達(dá)式：

解

畫出函數(shù)的卡諾圖，如圖1-21所示。圖1-21例1.37函數(shù)F的卡諾圖

3.帶任意項邏輯函數(shù)的化簡

【例1.38】

已知真值表如表1-21所示，其中“×”表示函數(shù)值可以取0也可以取1，求最簡與或表達(dá)式。

解

根據(jù)真值表畫出的卡諾圖如圖1-22所示。圖1-22例1.38函數(shù)F的卡諾圖

由卡諾圖可見，編號3的方格被圈上，相當(dāng)于此處的×取1；編號7的方格沒被圈上，相當(dāng)于此處的×取0。

因此，函數(shù)的最簡與或表達(dá)式為

表1-22為函數(shù)F的真值表。第2章組合邏輯電路2.1集成門電路2.2組合邏輯電路2.3組合邏輯電路中的競爭和冒險

2.1集

成

門

電

路

2.1.1TTL門電路

TTL門電路由雙極型三極管構(gòu)成，它的特點是速度快、抗靜電能力強(qiáng)、集成度低、功耗大，目前廣泛應(yīng)用于中、小規(guī)模集成電路中。

54系列和74系列具有相同的子系列，兩個系列的參數(shù)基本相同，主要在電源電壓范圍和工作環(huán)境溫度范圍上有所不同，54系列適應(yīng)的范圍更大些，如表2-1所示。不同子系列在速度、功耗等參數(shù)上有所不同。TTL門電路采用5V電源供電。

2.1.2CMOS門電路

CMOS門電路由場效應(yīng)管構(gòu)成，它的特點是集成度高、功耗低、速度慢、抗靜電能力差。雖然TTL門電路由于速度快和更多類型選擇而流行多年，但CMOS門電路具有功耗低、集成度高的優(yōu)點，而且其速度已經(jīng)獲得了很大的提高，目前已可與TTL門電路相媲美。

2.1.3數(shù)字集成電路的品種類型

每個系列的數(shù)字集成電路都有很多不同的品種類型，用不同的代碼表示，例如：

具有相同品種類型代碼的邏輯電路，不管屬于哪個系列，它們的邏輯功能都相同，引腳也兼容。例如，7400、74LS00、74ALS00、74HC00、74AHC00都是引腳兼容的4路2輸入與非門封裝，引腳排列和邏輯電路圖如圖2-1所示。

圖2-14路2輸入與非門引腳排列和邏輯電路圖

2.1.4數(shù)字集成電路的性能參數(shù)和使用

1.數(shù)字集成電路的性能參數(shù)

數(shù)字集成電路的性能參數(shù)主要包括：直流電源電壓、輸入/輸出邏輯電平、扇出系數(shù)、傳輸延時、功耗等。

1)直流電源電壓

一般TTL門電路的直流電源電壓為5V，最低4.5V，最高5.5V。CMOS門電路的直流電源電壓有5V和3.3V兩種。CMOS門電路的一個優(yōu)點是電源電壓的變化范圍比TTL門電路大，如5VCMOS門電路當(dāng)其電源電壓在2~6V范圍內(nèi)時能正常工作，3.3VCMOS門電路當(dāng)其電源電壓在2~3.6V范圍內(nèi)時能正常工作。

2)輸入/輸出邏輯電平

數(shù)字集成電路有如下四個不同的輸入/輸出邏輯電平參數(shù)：

低電平輸入電壓UIL：能被輸入端確認(rèn)為低電平的電壓范圍。

高電平輸入電壓UIH：能被輸入端確認(rèn)為高電平的電壓范圍。

低電平輸出電壓UOL：正常工作時低電平輸出的電壓范圍。

高電平輸出電壓UOH：正常工作時高電平輸出的電壓范圍。

圖2-2和圖2-3分別給出了TTL門電路和CMOS門電路的輸入/輸出邏輯電平。圖2-2-標(biāo)準(zhǔn)TTL門電路的輸入/輸出邏輯電平

圖2-3CMOS門電路的輸入/輸出邏輯電平

3)扇出系數(shù)

扇出系數(shù)指在正常工作范圍內(nèi)，一個門電路的輸出端能夠連接同一系列門電路輸入端的最大數(shù)目。扇出系數(shù)越大，門電路的帶負(fù)載能力就越強(qiáng)。一般來說，CMOS門電路的扇出系數(shù)比較高。扇出系數(shù)的計算公式為

其中，IOH為高電平輸出電流；IIH

為高電平輸入電流；IOL為低電平輸出電流；IIL為低電平輸入電流。

例如，從74LS00與非門的參數(shù)表中可以查到：

因此：

這說明一個74LS00與非門的輸出端最多能夠連接20個74LS系列門電路(不一定是與非門)的輸入端，如圖2-4所示。

圖2-474LS系列門電路的扇出系數(shù)和帶負(fù)載能力

4)傳輸延時(tP)

傳輸延時(tP)指輸入變化引起輸出變化所需的時間，它是衡量邏輯電路工作速度的重要指標(biāo)。傳輸延時越短，工作速度越快，工作頻率越高。tPHL指輸出由高電平變?yōu)榈碗娖綍r，輸入脈沖的指定參考點(一般為中點)到輸出脈沖的相應(yīng)指定參考點的時間。tPLH指輸出由低電平變?yōu)楦唠娖綍r，輸入脈沖的指定參考點到輸出脈沖的相應(yīng)指定參考點的時間。

5)功耗(PD)

邏輯電路的功耗(PD)定義為直流電源電壓和電源平均電流的乘積。一般情況下，門電路輸出為低電平時的電源電流ICCL比門電路輸出為高電平時的電源電流ICCH

大。CMOS門電路的功耗較低，而且與工作頻率有關(guān)(頻率越高功耗越大)；TTL門電路的功耗較高，基本與工作頻率無關(guān)。

2.數(shù)字集成電路的使用

1)類型選擇

設(shè)計一個復(fù)雜的數(shù)字系統(tǒng)時，往往需要用到大量的門電路，應(yīng)根據(jù)各個部分的性能要求選擇合適的門電路，以使系統(tǒng)達(dá)到經(jīng)濟(jì)、穩(wěn)定、可靠且性能優(yōu)良。在優(yōu)先考慮功耗，對速度要求不高的情況下，可選用CMOS門電路；當(dāng)要求很高速度時，可選用ECL門電路。由于TTL門電路速度較高、功耗適中、使用普遍，所以在無特殊要求的情況下，可選用TTL門電路。表2-2給出了常用的TTL、ECL、CMOS門電路的主要性能參數(shù)比較。

2)TTL門電路和CMOS門電路的連接

我們知道，TTL門電路和CMOS門電路是兩種不同類型的電路，它們的參數(shù)并不完全相同。因此，在一個數(shù)字系統(tǒng)中，如果同時使用TTL門電路和CMOS門電路，為了保證系統(tǒng)能夠正常工作，必須考慮兩者之間的連接問題，應(yīng)滿足下列條件：

如果不滿足上述條件，必須增加接口電路。常用的方法有增加上拉電阻、采用專用接口電路、驅(qū)動門并接等。例如，若不滿足UOH(min)(驅(qū)動門)>UIH(min)(負(fù)載門)，則可在驅(qū)動門的輸出端接上上拉電阻，如圖2-5所示。圖2-5TTL驅(qū)動門與CMOS負(fù)載門的連接

2.2組合邏輯電路

2.2.1組合邏輯電路的特點邏輯電路可以分為兩大類：組合邏輯電路和時序邏輯電路。組合邏輯電路是比較簡單的一類邏輯電路，它具有以下特點：

(1)從電路結(jié)構(gòu)上看，不存在反饋，不包含記憶元件。

(2)從邏輯功能上看，任一時刻的輸出僅僅與該時刻的輸入有關(guān)，與該時刻之前電路的狀態(tài)無關(guān)。

組合邏輯電路可用圖2-6表示。圖2-6組合邏輯電路框圖

輸入/輸出表達(dá)式描述為

描述組合邏輯電路的常用方法有：邏輯表達(dá)式、真值表、卡諾圖、邏輯電路圖(有時亦簡稱為邏輯圖)等。

2.2.2組合邏輯電路的分析

1.輸入不變情況下組合邏輯電路的分析

分析組合邏輯電路一般是根據(jù)給出的邏輯電路圖，總結(jié)出它的邏輯功能。當(dāng)輸入不變時，具體的步驟通常如下：

(1)根據(jù)邏輯電路圖，寫出邏輯表達(dá)式。

(2)利用所得到的邏輯表達(dá)式，列出真值表，畫出卡諾圖。

(3)總結(jié)出電路的邏輯功能。

【例2.1】

分析圖2-7所示的邏輯電路。圖2-7例2.1的邏輯電路

解

由圖2-7可以寫出如下的邏輯表達(dá)式：

利用上面的邏輯表達(dá)式，列出表2-3所示的真值表并畫

出圖2-8所示的卡諾圖。

從真值表可以看出，當(dāng)輸入變量A、B、C中有兩個或兩個以上為1時，輸出Z為1，否則，輸出Z為0。此電路是一個多數(shù)表決電路。

圖2-8例2.1的卡諾圖

2.輸入為脈沖情況下組合邏輯電路的分析

【例2.2】

畫出圖2-9(a)所示邏輯電路的輸出波形。電路的輸入波形如圖2-9(b)所示。

解

逐個畫出各個門電路的輸出波形，最后畫出邏輯電路的輸出波形，如圖2-9(c)所示。

圖2-9例2.2的邏輯電路及其波形

【例2.3】

畫出圖2-10(a)所示邏輯電路的輸出波形。電路的輸入波形如圖2-10(b)所示。

解

從圖2-10(a)可以寫出電路輸出的邏輯表達(dá)式如下：

從表達(dá)式可以得到，當(dāng)A、B、C同時為0或D為1時，輸出Z為1，否則，Z為0。邏輯電路的輸出波形如圖2-10(c)所示。

圖2-10例2.3的邏輯電路及其波形

2.2.3組合邏輯電路的設(shè)計

設(shè)計組合邏輯電路，就是根據(jù)給定的邏輯功能要求，求出邏輯函數(shù)表達(dá)式，然后用邏輯器件去實現(xiàn)此邏輯函數(shù)。實現(xiàn)組合邏輯電路所用的邏輯器件可分為三大類：基本門電路、MSI組合電路模塊和可編程邏輯器件。

1.用基本門電路設(shè)計組合邏輯電路

用基本門電路設(shè)計和實現(xiàn)組合邏輯電路的一般步驟如下：

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求邏輯函數(shù)的最簡表達(dá)式。

(4)用基本門電路實現(xiàn)所得函數(shù)。

【例2.4】

設(shè)計一個有三個輸入、一個輸出的組合邏輯電路，輸入為二進(jìn)制數(shù)。當(dāng)輸入的二進(jìn)制數(shù)能被3整除時，輸出為1，否則輸出為0。

解

設(shè)輸入變量為A、B、C，輸出變量為Z。根據(jù)邏輯功能要求，列出的電路真值表如表2－4所示，畫出的卡諾圖如圖2-11所示。由卡諾圖得到的輸出Z的表達(dá)式如下：

根據(jù)上面表達(dá)式可以得到如圖2-12(a)、(b)所示的兩種不同實現(xiàn)。

圖2-11例2.4的卡諾圖

圖2-12-例2.4的邏輯電路圖

2.用與非門設(shè)計組合邏輯電路

我們知道，與、或、非是最基本的三種邏輯運算，任何一個邏輯函數(shù)都可以用這三種運算的組合來表示。也就是說，任何一個邏輯函數(shù)都可以用與門、或門、非門這三種門電路來實現(xiàn)。利用與非門，通過簡單的連接轉(zhuǎn)換，可以很容易地構(gòu)造出與門、或門和非門，如圖2-13所示。

圖2-13用與非門構(gòu)造與門、或門和非門

用與非門設(shè)計和實現(xiàn)組合邏輯電路的一般步驟如下：

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求出邏輯函數(shù)的最簡與或表達(dá)式。

(4)通過兩次求反，利用摩根定律將最簡與或表達(dá)式轉(zhuǎn)換為與非—與非表達(dá)式。

(5)用與非門實現(xiàn)所得函數(shù)。

【例2.5】

設(shè)計一個組合邏輯電路，輸入是4位二進(jìn)制數(shù)ABCD，當(dāng)輸入大于等于9而小于等于14時輸出Z為1，否則輸出Z為0。用與非門實現(xiàn)電路。

解

本電路有四個輸入變量A、B、C、D和一個輸出變量Z。根據(jù)邏輯功能的要求，可以列出如表2-5所示的真值表，再畫出如圖2-14所示的卡諾圖。

圖2-14例2.5的卡諾圖

由卡諾圖可以得到輸出Z的最簡與或表達(dá)式為

轉(zhuǎn)換為與非—與非表達(dá)式為

根據(jù)上面與非—與非表達(dá)式可以畫出僅用與非門實現(xiàn)的邏輯電路圖，如圖2-15所示。

圖2-15例2.5的邏輯電路圖

3.用或非門設(shè)計組合邏輯電路

同與非門一樣，利用或非門，通過簡單的連接轉(zhuǎn)換，也可以很容易地構(gòu)造出與門、或門和非門，如圖2-16所示。因此，任何一個邏輯函數(shù)也都可以用或非門來實現(xiàn)。

圖2-16用或非門構(gòu)造與門、或門和非門

用或非門設(shè)計和實現(xiàn)組合邏輯電路的一般步驟如下：

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求出邏輯函數(shù)的最簡或與表達(dá)式。

(4)通過兩次求反，利用摩根定律將最簡或與表達(dá)式轉(zhuǎn)換為或非—或非表達(dá)式。

(5)用或非門實現(xiàn)所得函數(shù)。

【例2.6】

一組合邏輯電路的真值表如表2-6所示，用或非門實現(xiàn)該電路。

解

畫出卡諾圖，如圖2-17所示。依卡諾圖可以寫出函數(shù)Z的最簡或與表達(dá)式：

轉(zhuǎn)換為或非—或非表達(dá)式為

根據(jù)上面或非—或非表達(dá)式可以畫出僅用或非門實現(xiàn)的邏輯電路圖，如圖2-18所示。

圖2-17例2.6的卡諾圖

圖2-18例2.6的邏輯電路圖

2.3組合邏輯電路中的競爭和冒險

1.競爭與冒險所謂穩(wěn)定狀態(tài)，是指入變量不發(fā)生變化，輸出變量也不會發(fā)生變化的情況。但是，當(dāng)輸入變量發(fā)生變化時，電路可能會得到錯誤的結(jié)果?，F(xiàn)在讓我們分析圖2-19所示的組合邏輯電路。

圖2-19示例電路

從圖中可以得到：

當(dāng)B和C保

持

為1不

變

時，由

上

式

得

到Z=A·1+

A·1=1，即此時輸出應(yīng)該恒定為1，與輸入A無關(guān)。而實際情形為：如果A不變，則無論A是0還是1，輸出都為1；如果A發(fā)生變化，則輸出不一定恒為1。

在組合邏輯電路中，當(dāng)輸入信號變化時，由于所經(jīng)路徑不同，產(chǎn)生延時不同，導(dǎo)致的其后某個門電路的兩個輸入端發(fā)生有先有后的變化，稱為競爭。

由于競爭而使電路的輸出端產(chǎn)生尖峰脈沖，從而導(dǎo)致后級電路產(chǎn)生錯誤動作的現(xiàn)象稱為冒險。產(chǎn)生0尖峰脈沖的稱為0型冒險，產(chǎn)生1尖峰脈沖的稱為1型冒險。

【例2.7】

判斷圖2-20所示的邏輯電路是否存在冒險。

解

從邏輯圖可以寫出如下邏輯表達(dá)式：

圖2-20例2.7的邏輯電路

【例2.8】

判斷圖2-21所示的邏輯電路是否存在冒險。

解

依據(jù)圖2-21可以寫出如下邏輯表達(dá)式：

圖2-21例2.8的邏輯電路

2)卡諾圖法

如果邏輯函數(shù)對應(yīng)的卡諾圖中存在相切的圈，而相切的兩個方格又沒有同時被另一個圈包含，則當(dāng)變量組合在相切方格之間變化時，存在競爭和冒險現(xiàn)象。

圖2-22例2.9的卡諾圖

圖2-23例2.9的邏輯電路

3.競爭和冒險現(xiàn)象的消除方法

消除組合邏輯電路中競爭和冒險現(xiàn)象的常用方法有：濾波法、脈沖選通法和修改設(shè)計法。

1)濾波法

濾波法：在門電路的輸出端接上一個濾波電容，將尖峰脈沖的幅度削減至門電路的閾值電壓以下，如圖2-24所示。由于競爭和冒險產(chǎn)生的尖峰脈沖很窄，所以通常接一個大約幾百皮法的小電容即可。這種方法很簡單，但會使波形變壞。

圖2-24用濾波法消除競爭和冒險現(xiàn)象

2)脈沖選通法

脈沖選通法：在電路中加入一個選通脈沖，在確定電路進(jìn)入穩(wěn)定狀態(tài)后，才讓電路輸出選通，否則封鎖電路輸出，如圖2-25所示。圖2-25用脈沖選通法消除競爭和冒險現(xiàn)象

圖2-26用增加冗余項消除競爭和冒險現(xiàn)象

(2)卡諾圖法。我們知道，若邏輯函數(shù)對應(yīng)的卡諾圖中存在相切的圈，而相切的兩個方格又沒有同時被另一個圈包含，則當(dāng)變量組合在相切方格之間變化時，存在競爭和冒險現(xiàn)象。因而，通過增加由這兩個相切方格組成的圈，就可以消除競爭和冒險現(xiàn)象。

【例2.10】

修改圖2-23所示的電路，消除競爭和冒險現(xiàn)象。

解

從圖2-22所示的卡諾圖可以看出，要消除競爭和冒險現(xiàn)象，需要增加由編號1方格和編號5方格組成的圈以及由編號3方格和編號11方格組成的圈，如圖2-27所示。這樣，得到的表達(dá)式如下：

修改后的邏輯電路如圖2-28所示。

圖2-27例2.10的卡諾圖

圖2-28修改后的邏輯電路第3章常用組合邏輯電路及MSI組合電路模塊的應(yīng)用3.1編碼器和譯碼器3.2加法器和比較器3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.1編碼器和譯碼器

3.1.1編碼器用由0和1組成的二值代碼表示不同的事物稱為編碼，實現(xiàn)編碼功能的電路稱為編碼器。用n

位0、1代碼對2n

個信號進(jìn)行編碼的電路稱為二進(jìn)制編碼器。用二進(jìn)制代碼對0~9這10個十進(jìn)制符號進(jìn)行編碼的電路稱為二—十進(jìn)制編碼器。

1.二進(jìn)制普通編碼器

用n位二進(jìn)制代碼對2n

個相互排斥的信號進(jìn)行編碼的

電路，稱為二進(jìn)制普通編碼器。

3位二進(jìn)制普通編碼器的功能是對8個相互排斥的輸入信號進(jìn)行編碼，它有8個輸入、3個輸出，因此也稱為8線-3線二進(jìn)制普通編碼器。圖3-1是8線-3線二進(jìn)制普通編碼器的框圖，表3-1是它的真值表。表中只列出了輸入I0~I7

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束。

圖3-13位二進(jìn)制普通編碼器的框圖

約束可以表示為

由表3-1所示的真值表可以寫出如下邏輯表達(dá)式：

圖3-23位二進(jìn)制普通編碼器的邏輯電路圖

2.二進(jìn)制優(yōu)先編碼器

用n

位二進(jìn)制代碼對2n

個允許同時出現(xiàn)的信號進(jìn)行編

碼，這些信號具有不同的優(yōu)先級，多于一個信號同時出現(xiàn)時，只對其中優(yōu)先級最高的信號進(jìn)行編碼，這樣的編碼器稱為二進(jìn)制優(yōu)先編碼器。3位二進(jìn)制優(yōu)先編碼器的框圖如圖3

3所示，表3-2是它的真值表。在真值表中，給I0~I7

假定了不同的優(yōu)先級，I7

的優(yōu)先級最高，I6

次之，I0

的優(yōu)先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-3-3位二進(jìn)制優(yōu)先編碼器的框圖

圖3-4是用與非門實現(xiàn)的3位二進(jìn)制優(yōu)先編碼器的邏輯電路圖。圖3-43位二進(jìn)制優(yōu)先編碼器的邏輯圖

3.8421BCD普通編碼器

用4位8421二進(jìn)制代碼對0~9共10個相互排斥的十進(jìn)制數(shù)進(jìn)行編碼的電路稱為8421BCD普通編碼器。它有10個輸入、4個輸出。圖3-5是8421BCD普通編碼器的框圖，表3-3是它的真值表。表3-3中只列出了輸入I0~I9

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束，約束可以表示為

圖3-58421BCD普通編碼器的框圖

由表3-3-可以寫出如下邏輯表達(dá)式：

圖3-68421BCD普通編碼器的邏輯電路圖

4.8421BCD優(yōu)先編碼器

用4位8421二進(jìn)制代碼對0~9這10個允許同時出現(xiàn)的十進(jìn)制數(shù)按一定優(yōu)先順序進(jìn)行編碼，當(dāng)有一個以上信號同時出現(xiàn)時，只對其中優(yōu)先級別最高的一個進(jìn)行

編

碼，這

樣

的

電

路

稱

為8421BCD優(yōu)先編碼器。8421BCD優(yōu)先編碼器的框圖如圖3-7所示，表3-4是它的真值表。在真值表中，給I0~I9

假定了不同的優(yōu)先級，I9的優(yōu)先級最高，I8

次之，I0的優(yōu)先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-78421BCD優(yōu)先編碼器的框圖

圖3-8是用與非門實現(xiàn)的8421BCD優(yōu)先編碼器的邏輯電路圖。圖3-88421BCD優(yōu)先編碼器的邏輯電路圖

圖3-974148優(yōu)先編碼器的引腳圖和邏輯符號

圖3-10用兩片74148擴(kuò)展構(gòu)成的16線-4線優(yōu)先編碼器

3.1.2譯碼器

譯碼是編碼的逆過程，是將二進(jìn)制代碼所表示的相應(yīng)信號或?qū)ο蟆胺g”出來。

1.二進(jìn)制譯碼器

具有n

個輸入，2n個輸出，能將輸入的所有二進(jìn)制代碼全部翻譯出來的譯碼器稱為二進(jìn)制譯碼器。

圖3-11是3位二進(jìn)制譯碼器的框圖。它有3個輸入、8個輸出，因此也稱為3線-8線譯碼器。二進(jìn)制譯碼器假定輸入的任何組合都可能出現(xiàn)，且每一個輸出對應(yīng)一個輸入組合。表3-6所示為一個3位二進(jìn)制譯碼器的真值表。

圖3-113位二進(jìn)制譯碼器的框圖

由表3-6可以寫出如下邏輯表達(dá)式：

圖3-12是3位二進(jìn)制譯碼器的邏輯電路圖。

圖3-113位二進(jìn)制譯碼器的框圖

2.二—十進(jìn)制譯碼器

將10個表示十進(jìn)制數(shù)0~9的二進(jìn)制代碼翻譯成相應(yīng)的輸出信號的電路稱為二—十進(jìn)制譯碼器。

圖3-13-是二—十進(jìn)制譯碼器的框圖，它有4個輸入、10個輸出，因此也稱為4線-10線譯碼器。假定1010~1111共6個輸入組合不會出現(xiàn)，每一個輸出對應(yīng)一個可能出現(xiàn)的輸入組合，則二—十進(jìn)制譯碼器的真值表如表3-7所示。

圖3-13-二—十進(jìn)制譯碼器的框圖

利用約束項，通過化簡，得到如下表達(dá)式：

圖3-14為二—十進(jìn)制譯碼器的邏輯電路圖。

圖3-14二—十進(jìn)制譯碼器的邏輯電路圖

3.顯示譯碼器

BCD七段顯示譯碼器如圖3-15所示。該顯示譯碼器有4個輸入，7個輸出。輸入為0~9這10個數(shù)字的BCD碼；輸出用來驅(qū)動7段發(fā)光二極管(LED)，使它發(fā)光從而顯示出相應(yīng)的數(shù)字。假定驅(qū)動信號為0時，發(fā)光二極管發(fā)光，也就是說，如要a段發(fā)光，需要Ya

為0。

圖3-15BCD七段顯示譯碼器

根據(jù)顯示器件的驅(qū)動特性，可以列出如表3-8所示的真值表，表中假定1010~1111共6個輸入組合不會出現(xiàn)。

利用約束項，通過化簡，得到如下表達(dá)式：

圖3-16為BCD七段顯示譯碼器的邏輯電路圖。

圖3-16BCD七段顯示譯碼器的邏輯電路圖

圖3-1774138譯碼器的引腳圖和邏輯符號

5.用MSI譯碼器實現(xiàn)組合邏輯函數(shù)

我們知道，任一組合邏輯函數(shù)均可以寫成最小項之和的形式(標(biāo)準(zhǔn)與或表達(dá)式)，也可以寫成最大項之積的形式(標(biāo)準(zhǔn)或與表達(dá)式)，而二進(jìn)制譯碼器的輸出提供了其輸入變量所有不同的最小項(或最小項的反——最大項)，因此，可以利用譯碼器來實現(xiàn)組合邏輯函數(shù)。

用普通二進(jìn)制譯碼器實現(xiàn)組合邏輯函數(shù)的一般步驟如下：

(1)根據(jù)譯碼器輸出的特點(最小項或最大項)，將要實現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成相應(yīng)的形式。

(2)將相應(yīng)的輸出端信號進(jìn)行相或或相與。

圖3-18例3.1的邏輯電路

3.2加法器和比較器

3.2.1加法器實現(xiàn)兩個二進(jìn)制數(shù)相加功能的電路稱為加法器。加法器有一位加法器和多位加法器之分。

1.一位加法器實現(xiàn)兩個一位二進(jìn)制數(shù)相加的電路稱為一位加法器。一位加法器又分為半加器和全加器。

1)半加器

只考慮本位兩個一位二進(jìn)制數(shù)A和B相加，而不考慮低位進(jìn)位的加法，稱為半加，實現(xiàn)半加功能的電路稱為半加器。

半加器的真值表如表3-10所示。表中的A和B分別表示兩個相加的一位二進(jìn)制數(shù)，S是本位和，Cout是本位向高位的進(jìn)位。

由真值表可以直接寫出如下函數(shù)表達(dá)式：

半加器的邏輯電路圖和邏輯符號如圖3-19所示。

圖3-19半加器的邏輯電路圖和邏輯符號

2)全加器

將本位兩個一位二進(jìn)制數(shù)和來自低位的進(jìn)位相加，叫作全加，具有全加功能的電路稱為全加器。

全加器的真值表如表3-11所示。表中的A和B分別表

示兩個相加的一位二進(jìn)制數(shù)，Cin是來自低一位向本位的進(jìn)位，S是本位和，Cout是本位向高一位的進(jìn)位。圖3-20為S和Cout的卡諾圖。

圖3-20S和Cout的卡諾圖

由卡諾圖可以寫出如下函數(shù)表達(dá)式：

全加器的邏輯電路圖和邏輯符號如圖3-21所示。

圖3-21全加器的邏輯電路圖和邏輯符號

2.多位加法器

實現(xiàn)兩個多位二進(jìn)制數(shù)相加的電路稱為多位加法器。根據(jù)電路結(jié)構(gòu)的不同，常見的多位加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器。

1)串行進(jìn)位加法器(行波進(jìn)位加法器)

n

位串行進(jìn)位加法器由n

個一位加法器串聯(lián)構(gòu)成。圖3-22所示是一個4位串行進(jìn)位加法器。在串行進(jìn)位加法器中，采用串行運算方式，由低位至高位，每一位的相加都必須等待下一位的進(jìn)位。這種電路結(jié)構(gòu)簡單，但運算速度慢：一個n

位串行進(jìn)位加法器至少需要經(jīng)過n

個全加器的傳輸延遲時間后才能得到可靠的運算結(jié)果。

圖3-224位串行進(jìn)位加法器

2)超前進(jìn)位加法器

為了提高運算速度，將各進(jìn)位提前并同時送到各個全加器的進(jìn)位輸入端的加法器稱為超前進(jìn)位加法器。其優(yōu)點是運算速度快，但電路結(jié)構(gòu)較復(fù)雜。

兩個n

位二進(jìn)制數(shù)An-1An-2…Ai…A1A0

和Bn-1Bn-2…Bi…B1B0進(jìn)行相加的算式如下：

利用半加器和全加器的結(jié)果，可以寫出各進(jìn)位的邏輯表達(dá)式：

令Gi=AiBi，Pi=Ai+Bi，利用遞歸關(guān)系可以得到：

超前進(jìn)位加法器就是利用上面表達(dá)式同時計算出各位的進(jìn)位，并同時加到各個全加器的進(jìn)位輸入端，從而大大提高加法器的運算速度的。圖3-23-是一個4位超前進(jìn)位加法器的結(jié)構(gòu)圖。

圖3-23-4位超前進(jìn)位加法器的結(jié)構(gòu)圖

3.MSI74283加法器及應(yīng)用

MSI74283是4位二進(jìn)制超前進(jìn)位加法器，其引腳圖和邏輯符號如圖3-24所示。圖3-24

將74283進(jìn)行簡單級聯(lián)，可以構(gòu)造出多位加法器，圖3-25所示為用兩個74283構(gòu)造的一個8位二進(jìn)制加法器。圖3-25用兩個74283構(gòu)造的一個8位二進(jìn)制加法器

【例3.2】

將8421BCD碼轉(zhuǎn)換為余3碼。

解8421BCD碼和余3碼的對應(yīng)關(guān)系如表3-12所示。從表中可以看出，將4位的8421BCD碼加上0011就是對應(yīng)的余3碼。因此，使用74283加法器可以很方便地將8421BCD碼轉(zhuǎn)換為余3碼，如圖表3-2612所示。

圖3-26用74283加法器將8421BCD碼轉(zhuǎn)換為余3碼

3.2.2比較器

用來比較兩個二進(jìn)制數(shù)大小的邏輯電路，稱為比較器。

1.一位比較器

一位比較器用來比較兩個一位二進(jìn)制數(shù)Ai和Bi的大小。比較結(jié)果有三種：Ai>Bi、Ai=Bi、Ai<Bi，現(xiàn)分別用Li、Gi、Mi表示，其真值表如表3-13所示。

由真值表可以得到下列邏輯表達(dá)式：

根據(jù)上面的表達(dá)式可畫出如圖3-27所示的邏輯電路圖。

圖3-27一位比較器的邏輯電路圖

2.多位比較器

多位比較器用來比較兩個多位二進(jìn)制數(shù)A=An-1…Ai…A0和B=Bn-1…Bi…B0

的大小，比較時從高位往低位逐位進(jìn)行，當(dāng)高位相等時才比較低位。

例如，要比較兩個4位二進(jìn)制數(shù)A=A3A2A1A0

和B=B3B2B1B0，則先比較最高位A3-和B3。如果A3>B3，則A>B；如果A3<B3，則A<B；當(dāng)A3=B3-時，接著比較A2

和B2。依此類推，直至得出結(jié)果為止。假定各位比較的結(jié)果分別用L3、G3、M3，L2、G2、M2，L1、G1、M1，L0、G0、M0表示，總的比較結(jié)果用L、G、M表示，則可得如表3-14所示的真值表。表中的“×”表示可0可1，對比較結(jié)果無影響。每位比較的結(jié)果是相互排斥的，即只能有一個是1，不可能兩個或三個同時為1。

由真值表可以得到如下邏輯表達(dá)式：

圖3-28所示是4位比較器的邏輯電路圖。

圖3-284位比較器的邏輯電路圖

從4位比較器可以得出n位比較器的邏輯表達(dá)式：

3.MSI7485比較器及應(yīng)用

MSI7485是4位比較器，其引腳圖和邏輯符號如圖3-29所示，真值表如表3-15所示。a>b、a=b、a<b是為了在用7485擴(kuò)展構(gòu)造4位以上的比較器時，輸入低位的比較結(jié)果而設(shè)的三個級聯(lián)輸入端。由真值表可以看出，只要兩數(shù)高位不等，就可以確定兩數(shù)的大小，其余各位(包括級聯(lián)輸入)可以為任意值；高位相等時，需要比較低位。本級兩個4位數(shù)相等時，需要比較低級位，此時要將低級的比較輸出端接到高級的級聯(lián)輸入端上。最低一級比較器的a>b、a=b、a<b級聯(lián)輸入端必須分別接0、1、0。圖3-30所示是用兩片7485構(gòu)成的8位二進(jìn)制比較器。

圖3-297485比較器的引腳圖和邏輯符號

圖3-30用兩片7485構(gòu)成的8位二進(jìn)制比較器

3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.3.1數(shù)據(jù)選擇器

1.數(shù)據(jù)選擇器能從多個數(shù)據(jù)輸入中選擇出其中一個進(jìn)行傳輸?shù)碾娐贩Q為數(shù)據(jù)選擇器，也稱為多路選擇器或多路開關(guān)。一個數(shù)據(jù)選擇器具有n個數(shù)據(jù)選擇端，2n

個數(shù)據(jù)輸入端，一個數(shù)據(jù)輸出端。圖3-31所示為四選一數(shù)據(jù)選擇器框圖，其真值表如表3-16所示。

圖3-31

由真值表可以得到輸出的邏輯表達(dá)式為

根據(jù)表達(dá)式可以畫出用與非門實現(xiàn)的邏輯電路圖，如圖3-32所示。

圖3-32四選一數(shù)據(jù)選擇器的邏輯電路圖

2.MSI八選一數(shù)據(jù)選擇器74151

MSI74151是一個具有互補(bǔ)輸出的八選一數(shù)據(jù)選擇器，它有3個數(shù)據(jù)選擇端，8個數(shù)據(jù)輸入端，2個互補(bǔ)數(shù)據(jù)輸出端，1個低電平有效的選通使能端。74151的引腳圖和邏輯符號如圖3-33所示。

圖3-33-74151的引腳圖和邏輯符號

3.用MSI數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)

用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的方法有兩種：比較法和圖表法(真值表或卡諾圖)。

比較法的一般步驟如下：

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)寫出數(shù)據(jù)選擇器輸出的邏輯表達(dá)式。

(3)將要實現(xiàn)的邏輯函數(shù)轉(zhuǎn)換為標(biāo)準(zhǔn)與或表達(dá)式。

(4)對照數(shù)據(jù)選擇器輸出表達(dá)式和待實現(xiàn)函數(shù)的表達(dá)式，確定數(shù)據(jù)輸入端的值。

(5)連接電路。

圖表法的一般步驟如下：

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)畫出邏輯函數(shù)和數(shù)據(jù)選擇器的真值表。

(3)確定各個數(shù)據(jù)輸入端的值。

(4)連接電路。

1)函數(shù)變量的數(shù)目m等于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

在這種情況下，把變量一對一接到數(shù)據(jù)選擇端，各個數(shù)據(jù)輸入端依據(jù)具體函數(shù)接“0”或“1”，不需要反變量輸入，也不需要任何其他器件，就可以用數(shù)據(jù)選擇器實現(xiàn)任何一個組合邏輯函數(shù)。

【例3.3】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：

解

首先選擇接到數(shù)據(jù)選擇端的函數(shù)變量。MSI74151八選一數(shù)據(jù)選擇器有A2、A1、A0

這3個數(shù)據(jù)選擇端，函數(shù)F有A、B、C這3個變量，它們可以一對一連接。連接方法有多種，現(xiàn)讓A2接變量A，A1接變量B，A0接變量C。

數(shù)據(jù)選擇器輸出端的邏輯表達(dá)式如下：

邏輯函數(shù)F的標(biāo)準(zhǔn)與或表達(dá)式如下：

比較Y和F的表達(dá)式可以看出，當(dāng)D0=0、D1=D2=D3=D4=D5=D6=1、D7=0時，Y=F。邏輯電路圖如圖3-34所示。

2)函數(shù)變量的數(shù)目m

多于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

在這種情況下，不可能將函數(shù)的全部變量都接到數(shù)據(jù)選擇器的數(shù)據(jù)選擇端，有的變量要接到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。要實現(xiàn)邏輯函數(shù)，可能還必須要有反變量輸入或其他門電路。

【例3.4】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：

解MSI74151八選一數(shù)據(jù)選擇器有A2、A1、A03個數(shù)據(jù)選擇端，而函數(shù)F有A、B、C、D4個變量，只能將其中的3個接到數(shù)據(jù)選擇器的數(shù)據(jù)選擇端上。下面設(shè)計兩種不同的方案。

3)函數(shù)變量的數(shù)目m少于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

當(dāng)函數(shù)變量的數(shù)目m

少于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

時，可以將變量接到數(shù)據(jù)選擇器中的m

個數(shù)據(jù)選擇端，再依據(jù)具體函數(shù)來確定數(shù)據(jù)輸入端和剩余數(shù)據(jù)選擇端的值。在這種情況下，無需反變量輸入，亦無需其他器件，即可以實現(xiàn)任何一個組合邏輯函數(shù)，而且有多種實現(xiàn)方案。

【例3.5】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：

解

函數(shù)F只有A、B兩個變量，將它們接到MSI74151數(shù)據(jù)選擇器其中的兩個數(shù)據(jù)選擇端，接法有多種?，F(xiàn)讓A1

接變量A，A0

接變量B，則數(shù)據(jù)選擇器輸出的邏輯表達(dá)式為

3.3.2數(shù)據(jù)分配器

數(shù)據(jù)分配器的邏輯功能是將一個輸入信號根據(jù)選擇信號的不同取值，傳送至多個輸出數(shù)據(jù)通道中的某一個。數(shù)據(jù)分配器又稱為多路分配器。一個數(shù)據(jù)分配器有一個數(shù)據(jù)輸入端，n

個選擇輸入端，2n

個數(shù)據(jù)輸出端。

圖3-37是一個一路-四路數(shù)據(jù)分配器的框圖，真值表如表3-20所示。

圖3-37一路-四路數(shù)據(jù)分配器框圖

由真值表可以得到輸出的邏輯表達(dá)式為

根據(jù)表達(dá)式可以畫出用與門和非門實現(xiàn)的邏輯圖，如圖3-38所示。

圖3-38由與門和非門構(gòu)成的一路-四路數(shù)據(jù)分配器邏輯電路圖

圖3-39為74138作為數(shù)據(jù)分配器時的引腳圖和邏輯符號。圖3-39MSI74138一路-八路數(shù)據(jù)分配器第4章時序邏輯電路4.1時序邏輯電路的結(jié)構(gòu)和特點4.2觸發(fā)器4.3時序邏輯電路的分析4.4時序邏輯電路的設(shè)計

4.1時序邏輯電路的結(jié)構(gòu)和特點所有的組合邏輯電路都有一個共同的特點：電路任一時刻的輸出僅取決于當(dāng)時電路的輸入，與電路以前的輸入和狀態(tài)無關(guān)。在時序邏輯電路中，電路的輸出不僅取決于當(dāng)時電路的輸入，還與以前電路的輸入和狀態(tài)有關(guān)，也就是說，時序邏輯電路具有記憶功能。

時序邏輯電路的結(jié)構(gòu)框圖如圖4-1所示。從圖中可以看出，一個時序邏輯電路通常由組合邏輯電路和存儲電路兩部分組成。其中，存儲電路由觸發(fā)器構(gòu)成，是必不可少的。圖中的Xi(i=1，…，m)是電路的輸入信號；Yi(i=1，…，k)是電路的輸出信號；Wi(i=1，…，p)是存儲電路的輸入信號(亦稱驅(qū)動信號或激勵信號)；Qi(i=1，…，r)是存儲電路的輸出信號(亦稱時序電路的狀態(tài)信號)。

圖4-1時序邏輯電路