IA微處理器的進(jìn)化課件

IA微處理器的進(jìn)化

---IA處理器性能的提高及採用的相關(guān)技術(shù)

從78年推出的8086到2000年推出的Pentium4，速度和集成度上千倍的增長微處理機(jī)的運(yùn)行速度、處理能力、存儲容量是技術(shù)人員追求的目標(biāo)處理器和記憶體的速度間隙是影響處理及性能的一個主要矛盾矛盾是推動技術(shù)發(fā)展的動力1、預(yù)取指令佇列較快速度指令執(zhí)行和較慢速度指令讀取的矛盾預(yù)取指令佇列——增強(qiáng)指令級並行性處理器佇列長度（byte）80888086802868038680486Pentium46616322×64(2queues)IA微處理器的預(yù)取指令佇列2、地址流水線和Cache技術(shù)80386：

20~25MhzCPU可以實(shí)現(xiàn)零等待的記憶體訪問交叉存儲和地址流水線技術(shù)加快訪問速度

16M:交叉存儲70ns->110ns;流水線->140ns記憶體分層和外部Cache

256kBSRAM存取時間<25nsCPU和Cache的數(shù)據(jù)傳送是通過外部匯流排進(jìn)行的，外部匯流排又成為制約CPU訪問時間的因素。

80386的地址流水線訪問和交叉存儲2、地址流水線和Cache技術(shù)80486：Cache設(shè)計在CPU晶片中，內(nèi)部統(tǒng)一Cache結(jié)構(gòu)代碼與數(shù)據(jù)統(tǒng)一存放在同一Cache中

5級流水線，1條指令/CLK（）內(nèi)部統(tǒng)一Cache結(jié)構(gòu)發(fā)生Cache的爭用問題

例如：執(zhí)行MOVmem，reg

2、地址流水線和Cache技術(shù)代碼與數(shù)據(jù)分離的Cache結(jié)構(gòu)

獨(dú)立的8KB代碼Cache和8KB數(shù)據(jù)Cache

兩級Cache（Pentium

和486） 採用了二級Cache技術(shù)，在內(nèi)部Cache不命中時，訪問CPU外部的第二級Cache（Pentium）Cache的發(fā)展，單條流水線的指令執(zhí)行速度已經(jīng)不能和指令的快速預(yù)取相匹配指令佇列加長，刷新代價增大3、超標(biāo)量流水線技術(shù)與指令分支預(yù)測

PentiumCPU：超標(biāo)量流水線使得Pentium的整數(shù)指令執(zhí)行速度比80486提高1倍,浮點(diǎn)指令提高4倍

Pentium採用了指令的分支預(yù)測技術(shù)，在預(yù)測正確的情況下，不發(fā)生時間延誤。

4、MMU和虛擬記憶體MMU和虛擬存儲機(jī)制擴(kuò)大存儲空間286：MMU，16MB物理、1GB虛擬

16K個段描述符描述16K個存儲段，每段64KB

實(shí)模式1M386：MMU增加分頁選擇，線形—物理地址轉(zhuǎn)換， 4GB物理、64TB虛擬 控制寄存器CR0：PE位，實(shí)模式—保護(hù)模式轉(zhuǎn)換Pentium：64GB物理空間、64TB虛擬

5、IA處理器的

寄存器組織

寄存器字長和功能的擴(kuò)充支持性能提高字長增加到32位系統(tǒng)寄存器調(diào)試寄存器1、IA處理器的寄存器組織1）基本結(jié)構(gòu)寄存器通用REG AX~DX—

EAX~EDX SP、BP、SI、DI—

ESP、EBP、ESI、EDI

段REG CS、SS、DS、ES、FS、GS(段描述符的索引)指令指針REGIP—

EIP標(biāo)誌REG Flags——

EFlags*2）系統(tǒng)級寄存器控制REG CR0~CR3*，CR4控制處理器系統(tǒng)級操作系統(tǒng)地址REG GDTR存放全局描述符表的基地址和限長

IDTR存放中斷描述符表的基地址和限長

LDTR選擇符（LDT描述符的索引) TR

選擇符（當(dāng)前任務(wù)狀態(tài)段描述符的索引）3）調(diào)試與測試寄存器調(diào)試REG DR0~DR7用於系統(tǒng)調(diào)試

測試REG TR6~TR7，TR3~TR5用於CPU內(nèi)部cache測試2.2IA微處理