數(shù)字電子技術(shù)（第3版）課件 第35講 8.2 可編程邏輯器件(PLD)

第8章存儲器和可編程邏輯器件簡介8.2.3

復雜的可編程邏輯器件（CPLD）8.2.2

普通可編程邏輯器件8.2可編程邏輯器件(PLD)簡介8.2.4

現(xiàn)場可編程門陣列（FPGA）

8.2.1

概述返回結(jié)束放映2/11/20251復習只讀存儲器的分類？各自特點？2/11/202528.2.1概述8.2可編程邏輯器件(PLD)簡介返回1.PLD在數(shù)字集成芯片中的位置

數(shù)字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC標準單元

PLD2/11/20253（1）數(shù)字集成電路按照芯片設(shè)計方法的不同分類：

①通用型SSI、MSI集成電路；

②LSI、VLSI集成電路，如微處理器、單片機等；

③專用集成電路ASIC（LSI或VLSI）。2/11/20254（2）ASIC分類全定制ASIC：硅片沒有經(jīng)過預加工，其各層掩模都是按特定電路功能專門制造的。半定制ASIC：按一定規(guī)格預先加工好的半成品芯片，然后再按具體要求進行加工和制造，包括門陣列、標準單元和可編程邏輯器件(PLD)三種。2/11/202552.可編程邏輯器件(PLD)（1）定義：PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對器件進行設(shè)計和編程，使之實現(xiàn)所需要的邏輯功能。（2）PLD的基本結(jié)構(gòu)框圖其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。

2/11/20256（3）按集成度分類：

①低密度PLD(LDPLD)：結(jié)構(gòu)簡單，成本低、速度高、設(shè)計簡便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實現(xiàn)復雜的邏輯。

按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲器PROM固定可編程固定半場可編程現(xiàn)場可編程邏輯陣列FPLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程2/11/20257

②高密度PLD(HDPLD)：分類結(jié)構(gòu)形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場可編程門陣列(FPGA)門陣列單元型（4）PLD器件的優(yōu)點縮短設(shè)計周期，降低設(shè)計風險高可靠性和可加密性降低了產(chǎn)品生產(chǎn)的總費2/11/20258（5）常采用可編程元件(存儲單元)的類型：

①一次性編程的熔絲或反熔絲元件；

②紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝結(jié)構(gòu)；

③電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝結(jié)構(gòu)，另一類是快閃(Flash)存儲單元；

④基于靜態(tài)存儲器(SRAM)的編程元件。其中，③類和④類目前使用最廣泛。

2/11/20259圖8-15幾種常用邏輯符號表示方法（a）輸入緩沖器（b）

與門

（c）

或門（d）

三種連接（6）幾種常見的邏輯符號表示方法2/11/2025108.2.2普通可編程邏輯器件1.可編程陣列邏輯（PAL）（1）PAL的結(jié)構(gòu)

與陣列—可編程；或陣列—固定輸出電路—固定

圖8-16PAL的結(jié)構(gòu)返回2/11/202511（2）PAL的輸出結(jié)構(gòu)

①專用輸出結(jié)構(gòu)。輸出端只能輸出信號，不能兼作輸入。只能實現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。

2/11/202512

②可編程I/O結(jié)構(gòu)。輸出端有一個三態(tài)緩沖器，三態(tài)門受一個乘積項的控制。當三態(tài)門禁止，輸出呈高阻狀態(tài)時，I/O引腳作輸入用；當三態(tài)門被選通時，I/O引腳作輸出用。2/11/202513

③寄存器輸出結(jié)構(gòu)。輸出端有一個D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號經(jīng)三態(tài)門緩沖輸出。能記憶原來的狀態(tài)，從而實現(xiàn)時序邏輯功能。2/11/202514

④異或—寄存器型輸出結(jié)構(gòu)。輸出部分有兩個或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種結(jié)構(gòu)便于對與或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)對寄存器狀態(tài)進行維持操作，適用于實現(xiàn)計數(shù)器及狀態(tài)。（A⊕0=A，A⊕1=A

）2/11/202515（3）PAL的命名

PAL共有21種，通過不同的命名可以區(qū)別。圖8-17PAL的命名2/11/202516

（4）PAL的優(yōu)點：

①

提高了功能密度，節(jié)省了空間。通常一片PAL可以代替4～12片SSI或2～4片MSI。同時，雖然PAL只有20多種型號，但可以代替90％的通用器件，因而進行系統(tǒng)設(shè)計時，可以大大減少器件的種類。

②提高了設(shè)計的靈活性，且編程和使用都比較方便。

③

有上電復位功能和加密功能，可以防止非法復制。2/11/202517

20世紀80年代初，美國Lattice半導體公司研制。

GAL的結(jié)構(gòu)特點：輸出端有一個組態(tài)可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設(shè)置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實現(xiàn)PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。

GAL與PAL的區(qū)別：

①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可重復編程；

②PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強，應用更方便，幾乎能替代所有的PAＬ器件。2．通用可編程邏輯器件（GAL）2/11/202518

GAL分為兩大類：一類是普通型，它的與、或結(jié)構(gòu)與PAL相似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特點。

（1）GAL的基本結(jié)構(gòu)。

①

8個輸入緩沖器和8個輸出反饋/輸入緩沖器。

②8個輸出邏輯宏單元OLMC和8個三態(tài)緩沖器，每個OLMC對應一個I/O引腳。2/11/202519GAL16V8的邏輯圖2/11/202520

GAL器件沒有獨立的或陣列結(jié)構(gòu)，各個或門放在各自的輸出邏輯宏單元（OLMC）中。

③由8×8個與門構(gòu)成的與陣列，共形成64個乘積項，每個與門有32個輸入項，由8個輸入的原變量、反變量（16）和8個反饋信號的原變量、反變量（16）組成，故可編程與陣列共有32×8×8=2048個可編程單元。

④系統(tǒng)時鐘CK

和三態(tài)輸出選通信號OE的輸入緩沖器。

2/11/202521OLMC的邏輯圖（2）輸出邏輯宏單元（OLMC）的結(jié)構(gòu)2/11/202522或門：有8個輸入端，和來自與陣列的8個乘積項（PT）相對應。異或門：用于選擇輸出信號的極性。

D觸發(fā)器：使GAL適用于時序邏輯電路。

4個多路開關(guān)（MUX）：在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的狀態(tài)。

2/11/202523圖8-18GAL的結(jié)構(gòu)控制字（3）GAL的結(jié)構(gòu)控制字

①XOR（n）：輸出極性選擇位。共有8位，分別控制8個OLMC的輸出極性。異或門的輸出D與它的輸入信號B和XOR（n）之間的關(guān)系為：

D＝B⊕XOR

當XOR＝0時，即D=B；當XOR＝1時，即D=B

2/11/202524

②SYN（n）：時序邏輯電路/組合邏輯電路選擇位。當SYN＝0時，D觸發(fā)器處于工作狀態(tài)，OLMC可為時序邏輯電路；當SYN=1時，D觸發(fā)器處于非工作狀態(tài)，OLMC只能是組合邏輯電路。注意：當SYN＝0時，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構(gòu)成組合邏輯輸出。但只要有一個OLMC需要構(gòu)成時序邏輯電路時，就必須使SYN＝0。

③AC0、AC1（n）：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。

2/11/202525（4）GAL的5種工作模式SYNAC0AC1XOR功能輸出極性101/組合邏輯專用輸入三態(tài)門禁止/10001組合邏輯專用輸出低有效高有效11101組合邏輯帶反饋雙向I/O輸出低有效高有效01101時序邏輯組合I/O輸出低有效高有效01001時序邏輯寄存器輸出低有效高有效只要寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。

2/11/2025268.2.3復雜的可編程邏輯器件（CPLD）

基本包含三種結(jié)構(gòu)：

CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。

邏輯陣列塊（LAB）可編程I/O單元可編程連線陣列（PIA）。

返回2/11/202527圖8-19CPLD的結(jié)構(gòu)圖2/11/202528

⑴邏輯陣列塊（LAB）

一個LAB由十多個宏單元的陣列組成。每個宏單元由三個功能塊組成：邏輯陣列乘積項選擇矩陣可編程寄存器它們可以被單獨的配置為時序邏輯或組合邏輯工作方式。如果每個宏單元中的乘積項不夠用時，還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴展乘積項。2/11/202529

⑵可編程I/O單元

I/O端常作為一個獨立單元處理。通過對I/O端口編程，可以使每個引腳單獨的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。

⑶可編程連線陣列在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡(luò)。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。

2/11/2025308.2.4現(xiàn)場可編程門陣列（FPGA）

是20世紀80年代中期出現(xiàn)的高密度PLD。采用類似于掩模編程門陣列的通用結(jié)構(gòu)，其內(nèi)部由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設(shè)計靈活和可再配置等許多優(yōu)點，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍歡迎，并得到迅速發(fā)展。

FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存