微機(jī)原理與接口技術(shù)重點(diǎn)歸納

一、1、總線是連接CPU和內(nèi)存、緩存、外部控制芯片之間的數(shù)據(jù)通道。系統(tǒng)總線主要包括地址總線、

數(shù)據(jù)總線、控制總線。

二、1、從功能上來看，8086CPU可分為兩局部，即總線接口部件BIU和執(zhí)行部件EU

（1）1514131211109876543210

0FDFIFTFSFZFAFPFCF

③20位地址加法器（用來產(chǎn)生20位地址）；

④6字節(jié)（8088為4字節(jié)）指令隊(duì)列緩沖器；

⑤總線控制邏輯。

功能：負(fù)責(zé)從內(nèi)存中取指令，送入指令隊(duì)列，實(shí)現(xiàn)CPU與存儲(chǔ)器和I/O接口之間的數(shù)據(jù)傳送。

（2）執(zhí)行部件（EU）組成：①ALU（算術(shù)邏輯單元）

②通用存放器（AX、BX、CX、DX）

③專用存放器（BP、SP、SKDI）；

④標(biāo)志存放器（PSW）；

⑤EU控制系統(tǒng)。

功能：負(fù)責(zé)分析指令和執(zhí)行指令。

2、BIU和EU的動(dòng)作協(xié)調(diào)原那么：

將8086/8088CPU分成二個(gè)獨(dú)立的功能部件使二者能夠并行工作，把取指令工作和分析指令、執(zhí)

行指令工作重登進(jìn)行，從而提高CPU的工作效力，加快指令的執(zhí)行速度。指令隊(duì)列可以被看成是一個(gè)

特殊的RAM,它的工作原理是，先進(jìn)先出"，寫入的指令只能存放在隊(duì)列尾，讀出的指令是隊(duì)列頭存放

的指令。EU和BIU之間就是通過指令隊(duì)列聯(lián)系起來，多數(shù)情況下，BKJ在不停地向隊(duì)列寫入指令，而

EU每執(zhí)行完一條指令后，就向隊(duì)列讀取下一條指令。二者的動(dòng)作既獨(dú)立，又協(xié)調(diào)。

3、通用存放器8086/8088有4個(gè)16位的通用存放器［AX、BX、CX、DX）,可以存放16位的操

作數(shù)，也可分為8個(gè)8位的存放器（AL>AH；BL、BH；CL、CH；DL、DH）來使用。其中AX稱

為累加器，BX稱為基址存放器，CX稱為計(jì)數(shù)存放器，DX稱為數(shù)據(jù)存放器，這些存放器在具體使用上

有一定的差異。

4、指針存放器系統(tǒng)中有兩個(gè)16位的指針存放器SP和BP,其中SP是堆棧指針存放器，由它和

堆棧段存放器SS一起來確定堆戌在內(nèi)存中的位置；BP是基數(shù)指針存放器，通常用于存放基地址。

5、變址存放器系統(tǒng)中有兩個(gè)16位的變址存放器SI和DI,其中SI是源變址存放器，DI是目的變

址存放器，都用于指令的變址尋址方式。

6、控制存放器IP、標(biāo)志存放器是系統(tǒng)中的兩個(gè)16位控制存放器，其中IP是指令指針存放器，用

來控制CPU的指令執(zhí)行順序，它和代碼段存放器CS?起可以確定當(dāng)前所要取的指令的內(nèi)存地址。順序

執(zhí)行程序時(shí)，CPU每取一個(gè)指令字節(jié)，IP自動(dòng)加1,指向下一個(gè)要讀取的字節(jié)；當(dāng)IP單獨(dú)改變時(shí)，會(huì)

發(fā)生段內(nèi)的程序轉(zhuǎn)移；當(dāng)CS和IP同時(shí)改變時(shí)，會(huì)產(chǎn)生段間的程序轉(zhuǎn)移。標(biāo)志存放器的內(nèi)容被稱為處

理器狀態(tài)字PSW,用來存放8086CPU在工作過程中的狀態(tài)。

7、段存放器系統(tǒng)中共有4個(gè)16位段存放器，即代碼段存放器CS、數(shù)據(jù)段存放器DS、堆棧段存放

器SS和附加段存放器ES。這些段存放器的內(nèi)容與有效的地址偏移量一起，可確定內(nèi)存的物理地址。通

常CS劃定并控制程序區(qū)，DS和ES控制數(shù)據(jù)區(qū)，SS控制堆棧區(qū)。

8、標(biāo)志存放器8086/8088內(nèi)部標(biāo)志存放器的內(nèi)容，又稱為處理器狀態(tài)字（PSW,ProcessorStatusWord）,

共有9個(gè)標(biāo)志位,可分成兩類：一類為狀態(tài)標(biāo)志，一類為控制標(biāo)志。

（1）狀態(tài)標(biāo)志位:

CF一進(jìn)位標(biāo)志位，做加法時(shí)最高位出現(xiàn)進(jìn)位或做減法時(shí)最高位出現(xiàn)借位，該位置1,反之為0.

PF一奇偶標(biāo)志位，當(dāng)運(yùn)算結(jié)果的低8位中I的個(gè)數(shù)為偶數(shù)時(shí)，那么該位置1,反之為0。

AF一半進(jìn)位標(biāo)志位，做字節(jié)加法時(shí)，當(dāng)?shù)退奈挥邢蚋咚奈坏倪M(jìn)位，或在做減法時(shí)，低四位有向高四位

的借位時(shí),該標(biāo)志位就置1。通常用于對(duì)BCD算術(shù)運(yùn)算結(jié)果的調(diào)整。(?：11011000+10101110=11000

0110其中AF=1,CF=1)

ZF一零標(biāo)志位，運(yùn)算結(jié)果為。時(shí)，該標(biāo)志位置L否那么清0，

SF一符號(hào)標(biāo)志位，當(dāng)運(yùn)算結(jié)果的最高位為1,該標(biāo)志位置1,否那么清0。即與運(yùn)算結(jié)果的最高位相同。

OF一溢出標(biāo)志位，反映運(yùn)算結(jié)果是否超出了8位或16位帶符號(hào)數(shù)所能表達(dá)的范圍，OF=1,否那么

OF=0.

(2)控制標(biāo)志位；

TF一跟蹤標(biāo)志位。當(dāng)該位置1時(shí)，將使微處理器進(jìn)入單步工作方式，通常用于程序的調(diào)試。

IF—中斷允許標(biāo)志位，假設(shè)IF=1,那么處理器可以響應(yīng)可屏蔽中斷，IF=0時(shí)不能響應(yīng)可屏蔽中斷。

DF一方向標(biāo)志位，假設(shè)該位置1,那么串操作指令的地址修改為自動(dòng)減量方向，反之，為自動(dòng)增量方向。

9、8086/8088引腳結(jié)構(gòu)

VCC(40)xGND(I>20)：電源、接地引腳,8088/8086CPU采用單一的+5V電源，但有兩個(gè)接地引腳。

CLK(Clock,19)：時(shí)鐘信號(hào)輸入引腳，時(shí)鐘信號(hào)的方波信號(hào)，占空比約為33%,即1/3周期為高電平，

2/3周期為低電平，8088/8088的時(shí)鐘頻率1乂稱為主頻)為5MHz,即從該引腳輸入的時(shí)鐘信號(hào)的頻率

為5MHz。

RESET(Resei,21)：更位信號(hào)輸入引腳，高電平有效。8088/8086CPU要求更位信號(hào)至少維持4個(gè)時(shí)鐘

周期才能起到復(fù)位的效果，復(fù)位信號(hào)輸入之后，CPU結(jié)束當(dāng)前操作，并對(duì)處理器的標(biāo)志存放器、IP、

DS、SS>ES存放器及指令隊(duì)列進(jìn)行清零操作，而將CS設(shè)置為0FFFFH。

READY(Ready,22)：“準(zhǔn)備好”狀態(tài)信號(hào)輸入引腳，高電平有效，“Ready"輸入引腳接收來自于內(nèi)存

單元或I/O端口向CPU發(fā)來的“準(zhǔn)備好”狀態(tài)信號(hào)，說明內(nèi)存單元或I/O端口已經(jīng)準(zhǔn)備好進(jìn)行讀寫操作。

該信號(hào)是協(xié)調(diào)CPU與內(nèi)存單元或I/O端口之間進(jìn)行信息傳送的聯(lián)絡(luò)信號(hào)。

TEST(Test,23)：測(cè)試信號(hào)輸入引腳，低電平有效。TEST信號(hào)與WAIT指令結(jié)合起來使用，CPU執(zhí)行

WAIT指令后，處「等待狀態(tài)，當(dāng)TEST引腳輸入低電平時(shí)，系統(tǒng)脫離等待狀態(tài)，繼續(xù)執(zhí)行被暫停執(zhí)行

的指令。

RD(Rcad,32,三態(tài))：讀控制輸出信號(hào)引腳，低電平有效，用以指明要執(zhí)行一個(gè)對(duì)內(nèi)存單?；騃/O端口

的讀操作，具體是讀內(nèi)存單元還是I/O端口，取決于控制信號(hào)，

NMI(Non-MaskablcInterrupt,17)^INTR(InterruptRequest,18)：中斷請(qǐng)求信號(hào)輸入引腳,引入中斷源

向CPU提出的中斷請(qǐng)求信號(hào)，高電平有效，前者為非屏蔽中斷請(qǐng)求，后者為可屏蔽中斷請(qǐng)求信號(hào)。

AD15—ADO(AddressDataBus,2—16,三態(tài))：地址/數(shù)據(jù)復(fù):月信號(hào)輸入/輸出引腳，分時(shí)輸出低16位

地址信號(hào)及進(jìn)行數(shù)據(jù)信號(hào)的輸入/輸出。

A19/S6—A16/S3(AddressStatusBus,35—38,三態(tài))：地址/狀態(tài)復(fù)用信號(hào)輸出引腳，分時(shí)輸出地址的高

4位及狀態(tài)信息，其中S6為0用以指示8086/8088CPU當(dāng)前與總線連通；S5為1說明8086/8088CPU

可以響應(yīng)可屏蔽中斷；S4、S3共有四個(gè)組合狀態(tài)，用以指明當(dāng)前使用的段存放器，00-ES,01-SS,

10—CS,11—DSo

BHE/S7(BusHighEnable/Slatus,34,8086中，三態(tài))：高8位數(shù)據(jù)允許/狀態(tài)復(fù)用信號(hào)輸出弓腳，輸出。

分時(shí)輸出有效信號(hào)，表示高8為數(shù)據(jù)線D15—D8上的數(shù)據(jù)有效和S7狀態(tài)信號(hào)，但S7未定義任何實(shí)際

意義。

SS0(34,8088中)：在8088系統(tǒng)中，該引腳用來與DT/R、M/IO一起決定8088芯片當(dāng)前總線周期的讀

寫操作。

MN/MX(Minimum/MaximumModelControl,33)：最小/最大模式設(shè)置信號(hào)輸入引腳，該輸入引腳電平的

高、低決定了CPU工作在最小模式還是最大模式，當(dāng)該引腳接+5V時(shí)，CPU工作于最小模式下，當(dāng)該

引腳接地時(shí)，CPU工作于最大模式下。

10、CPU局部引腳的三態(tài)性所謂三態(tài)是指總線輸出可以有三個(gè)狀態(tài)：高電平、低電平和高阻狀態(tài)。

當(dāng)處于高阻狀態(tài)時(shí)，該總線在邏輯上與所有連接負(fù)載斷開。

11、最小模式下的24到31引腳

INTA(InterruptAcknowledge,24,三態(tài))：中斷響應(yīng)信號(hào)輸出引腳.低電平有效，該引腳是CPU響應(yīng)中

斷請(qǐng)求后，向中斷源發(fā)出的認(rèn)可信號(hào)，用以通知中斷源，以便提供中斷類型碼，該信號(hào)為兩個(gè)連續(xù)的負(fù)

脈沖。

ALE(AddressLockEnable,25)：地址鎖存允許輸出信號(hào)引腳，高電平有效，CPU通過該引腳向地址鎖

存器8282/8283發(fā)出地址鎖存允許信號(hào)，把當(dāng)前地址/數(shù)據(jù)復(fù)用總線上輸出的是地址信息，鎖存到地址鎖

存器8282/8283中去。ALE信號(hào)不能被浮空。

DEN(DataEnable,26,三態(tài))：數(shù)據(jù)允許輸出信號(hào)引腳，低電平有效，為數(shù)據(jù)總線收發(fā)器8286提供?個(gè)

控制信號(hào)，表示CPU當(dāng)前準(zhǔn)備發(fā)送或接收一項(xiàng)數(shù)據(jù)。

DT/R(DataTransmit/Receive,27,三態(tài))：數(shù)據(jù)收發(fā)控制信號(hào)輸出引腳，CPU通過該引腳發(fā)出控制數(shù)據(jù)

傳送方向的控制信號(hào)，在使用8286/8287作為數(shù)據(jù)總線收發(fā)器時(shí)，信號(hào)用以控制數(shù)據(jù)傳送的方向，當(dāng)該

信號(hào)為高電平時(shí)，表示數(shù)據(jù)由CPU經(jīng)總線收發(fā)器8286/8287輸出，否那么，數(shù)據(jù)傳送方向相反。

M/IO(Mcmory/Input&Output,28,三態(tài))：存儲(chǔ)器或I/O端口選擇信號(hào)輸出引腳，這是CPU區(qū)分進(jìn)行

存儲(chǔ)器訪問還是I/O訪問的輸出控制信號(hào)。

WR(Write,29,三態(tài))：寫控制信號(hào)輸出引腳，低電平有效，與M/IO配合實(shí)現(xiàn)對(duì)存儲(chǔ)單元、I/O端口所

正行的寫操作控制。

HOLD(HoldRequest,31)：總線保持請(qǐng)求信號(hào)輸入引腳，高電平有效。這是系統(tǒng)中的其它總線部件向

CPU發(fā)來的總線請(qǐng)求信號(hào)輸入引腳。

HLDA(HoldAcknowledge,30)：總線保持響應(yīng)信號(hào)輸出引腳，高電平有效，表示CPU認(rèn)可其他總線部

件提出的總線占用請(qǐng)求，準(zhǔn)備讓出總線控制權(quán)。

12、最大模式下的24到31引腳

QSRQS0(InstructionQueueStatus,24、25)：指令隊(duì)列狀態(tài)信號(hào)輸出引腳，這兩個(gè)信號(hào)的組合給出了前

一個(gè)T狀態(tài)中指令隊(duì)列的狀態(tài)，以便于外部8088/8086

CPU內(nèi)部指令隊(duì)列的動(dòng)作跟蹤。

QS1QS0性能

00無操作

01從指令隊(duì)列的第一個(gè)字節(jié)取走代碼

10隊(duì)列為空

11除第一個(gè)字節(jié)外，還取走了后續(xù)字節(jié)中的代碼

SO、SI、S2(26、27、28,三態(tài))：總線周期狀態(tài)信號(hào)輸出引腳.低電平的信號(hào)輸出端，這些信號(hào)組合起

來，可以指出當(dāng)前總線周期中，所進(jìn)行數(shù)據(jù)傳輸過程的類型，總線控制器8288利用這些信號(hào)來產(chǎn)生對(duì)

存儲(chǔ)單元、I/O端口的控制信號(hào)。

在

SoS.■

100中?相處

101讀l/gn

110與I/O0U

111wn

000也指令

001曦《依■

010

011

LOCK(Lock,29,三態(tài))：總線封鎖輸出信號(hào)引腳，低電平有效，當(dāng)該引腳輸出低電平時(shí)，系統(tǒng)中其它

總線部件就不能占用系統(tǒng)總線。信號(hào)是由指令前綴LOCK產(chǎn)生的，在LOCK前綴后面的一條指令執(zhí)行

完畢之后，便撤消信號(hào)。此外，在8088/8086的2個(gè)中斷響應(yīng)脈沖之間，信號(hào)也自動(dòng)變?yōu)橛行У牡碗娖剑?/p>

以防止其它總線部件在中斷響應(yīng)過程中，占有總線而使一個(gè)完整的中斷響應(yīng)過程被中斷。

RQ/GTO、RQ/GTl(Request/Grant,31、30)：總線請(qǐng)求信號(hào)輸入/總線允許信號(hào)輸出引腳，這兩個(gè)信號(hào)

端可供CPU以外的兩個(gè)處理器，用來發(fā)出使用總線的請(qǐng)求信號(hào)和接收CPU對(duì)總線請(qǐng)求信號(hào)的應(yīng)答。這

兩個(gè)引腳都是雙向的，請(qǐng)求與應(yīng)答信號(hào)在同一引腳上分時(shí)傳輸，方向相反。其中31腳比的3。腳優(yōu)先級(jí)

高。

13、總結(jié)具有分時(shí)復(fù)用總線功能的引腳：AD0~AD15、A16/S3-A19/S6、BHE/S7；

具有三態(tài)性的引腳：AD0~AD15、A16S3-A19S6、BHE/S7、RD、WR、M/IO>DT/R.DEN、INTA

等：

最大模式下和最小模式下含義不同的引腳：24腿~31腿；

8086和8088不同的引腳：2?8腿，39腿，28腿，34腿：

14、8086和8088CPU的不同之處8086指令隊(duì)列長(zhǎng)度為6個(gè)字節(jié)，8088為4個(gè)，8086要在指令隊(duì)列

中至少出現(xiàn)2個(gè)空閑字節(jié)時(shí)才預(yù)取后續(xù)指令，而8088只要出現(xiàn)一個(gè)空閑字節(jié)BIU就會(huì)自動(dòng)訪問存儲(chǔ)器：

8088CPU中，BIU總線控制電路與外部交換數(shù)據(jù)的總線寬度是8位，總線控制電路與專用存放器組之間

的數(shù)據(jù)總線寬度也是8位，而EU的內(nèi)部總線是16位，這樣，對(duì)16位數(shù)的存儲(chǔ)附讀/寫操作要兩個(gè)讀/

寫周期才可以完成；8086和8088有假設(shè)干引腳信號(hào)不同，分別是2?8腿，39腿，28腿，34腿：

15、8086/8088系統(tǒng)有20根地址總線，它可以直接尋址的存儲(chǔ)器單元數(shù)為22O=1MB

而微處理器中所有的存放器都是16位的

16、存儲(chǔ)器分段

由于CPU內(nèi)部的存放器都是16位的，為了能夠提供20位的物理地址，系統(tǒng)中采用了存儲(chǔ)器分

段的方法。規(guī)定存儲(chǔ)器的一個(gè)段為64KB,由段存放器來確定存儲(chǔ)單元的段地址，由指令提供該單元相

對(duì)于相應(yīng)段起始地址的16位偏移量。這樣，系統(tǒng)的整個(gè)存儲(chǔ)空間可分為16個(gè)互不重疊的邏輯段。存儲(chǔ)

器的每個(gè)段的容量為64KB,并允許在整個(gè)存儲(chǔ)空間內(nèi)浮動(dòng)，即段與段之間可以局部重疊、完全重疊、

連續(xù)排列，非常靈活。

17、與存儲(chǔ)單元地址相關(guān)的幾個(gè)概念

物理地址：一個(gè)存儲(chǔ)單元的實(shí)際地址(20位)。物理地址與存儲(chǔ)單元是一一對(duì)應(yīng)關(guān)系。(20232H)

邏輯地址：是指段地址和偏移地址，是指令中引用的形式地址。一個(gè)邏輯地址只能對(duì)應(yīng)一個(gè)物理地址，

而一個(gè)物理地址可以對(duì)應(yīng)多個(gè)邏輯地址。(2000:0202H)

段地址：是指一個(gè)段的起始地址，最低4位為零，一般將其有效數(shù)字16位存放在段存放器中。(2000H)

偏移地址：段內(nèi)存儲(chǔ)單元相對(duì)段地址的距離(16位)。同一個(gè)段內(nèi)，各個(gè)存儲(chǔ)單元的段地址是相同的，偏

移地址是不同的。(0202H)

物理地址的計(jì)算方法：

物J

BHEA0操作所用數(shù)據(jù)引腳

取J

J00從偶地址單元開始讀侑一個(gè)字ADJJ*ADQ

堆J

I01從奇地址單元或端口讀后一個(gè)字節(jié)ADJ5*AD$

存I/10從偶地址單元或端口讀后一個(gè)字節(jié)AD：*ADQ

11無效—

18、

01從奇地址開始讀后一個(gè)字（在第一個(gè)總線周期將低位數(shù)據(jù)送ADJ5*ADQ

8D8

10到下一個(gè)周期將高位數(shù)據(jù)送到）

相］AD1…￡Ds,8AD7~AD°另數(shù)

據(jù)總線的D7—DO相連，由偶地址單元組成，稱低字節(jié)工

只需A19-A1共19位地址用來作為兩個(gè)庫(kù)內(nèi)的單元尋士8284A

CLKRESET

READY

MN/MX

ALZ

麗

Ai”AIG

ADIS^ADQ

86

HC

D

EH

DT/R

M/10麗

H0

麗

LD

在組成存儲(chǔ)系統(tǒng)時(shí)，總是使偶地址單元的數(shù)據(jù)通過AREADY

-AD15傳送，顯然，并不是所有總線周期都存取總線-------些典

或不規(guī)那么字的低八位，才進(jìn)行總線高字節(jié)傳送。

A19A1

A0

BHE

CSA19A1CSA19A1

奇（高字節(jié)）偶（低字節(jié)）

地址存環(huán)體地址存儲(chǔ)體

512X8512>8

最小模式

所律

8086/8088猾

有的總線控，D15D8高8位數(shù)據(jù)線

的，系統(tǒng)中

D7D0低8位數(shù)據(jù)線

少，該模丁44/5A*JIJVJXO

①M(fèi)N/MX端接+5V,決定了工作模式；

②有一片8284A，作為時(shí)鐘信號(hào)發(fā)生器；

③有三片8282或74LS273,用來作為地址

信號(hào)的鎖存器；

④當(dāng)系統(tǒng)中所連的存儲(chǔ)器和外設(shè)端口較多

時(shí),需要增加數(shù)據(jù)總線的驅(qū)動(dòng)能力，這時(shí),

需用2片8286/8287作為數(shù)據(jù)總線收發(fā)器。

最大模式

所謂最大模式，是指系統(tǒng)中至少包含

兩個(gè)微處理器，其中一個(gè)為主處理器，即

8086/8086CPU,其它的微處理器稱之為

協(xié)處理器，它們是協(xié)助主處理器工作的。

該模式適用于大中型規(guī)模的微機(jī)應(yīng)用系統(tǒng)。

①最小模式所擁有的配置；

②有一片8288總線控制器來對(duì)CPH母山的

%狀態(tài)用來等待內(nèi)存或I/O接口的響應(yīng)、、

控制信號(hào)進(jìn)行變換和組合，以得至

器或i/o端口的讀/寫信號(hào)和對(duì)鎖;

及數(shù)據(jù)總線收發(fā)器8286的控制信

③有8259A（可選）用以對(duì)多個(gè)4

行中斷優(yōu)先級(jí)的管理，但如果中眼在兩個(gè)總線周期之間/U

也可以不用中斷優(yōu)先級(jí)管理部件。執(zhí)行空閑周期

與最小模式相比，系統(tǒng)中增加了總線控制器8288.

19、時(shí)序是計(jì)算機(jī)操作運(yùn)行的時(shí)間順序。

20幾個(gè)根本概念

指令周期：一條指令從其代碼被從內(nèi)存單元中取出到其所規(guī)定的操作執(zhí)行完畢，所用的時(shí)間，稱為相應(yīng)

指令的指令周期。

總線周期：是指CPU與存儲(chǔ)器或外設(shè)進(jìn)行一次數(shù)據(jù)傳送所需要的時(shí)間。

時(shí)鐘周期：又稱為T狀態(tài)，是一個(gè)時(shí)鐘脈沖的重復(fù)周期，杲CPU處理動(dòng)作的根本時(shí)間單位。它皋由主

頻來確定，如8086的主頻為5MHz,那么一個(gè)時(shí)鐘周期夕LS

等待周期：是在一個(gè)總線周期的T3和T4之間，CPU根”廳早2±=

TWo心匕】

READY

MN/JSXOE麗.

空閑周期：是指在二個(gè)總線周期之間的時(shí)間間隔（總線處W8282

BJffi蟆存器

周期為3個(gè)Ti。（3個(gè)）

AB。?M

時(shí)鐘周期（T）作為根本時(shí)間單位，一個(gè)等待周期TW=T；-

Ti=T；一個(gè)總線周期通常由四個(gè)T組成，分別稱為T1T28086STB

成。82E6

收發(fā)器

典型的8086/8088總線周期序列0E

（2個(gè)）

匚T

so

s,

？

I

NT-RTSTA

RQ/GT

RQ/GT）825GA

T1狀態(tài)，發(fā)地址信息；

T2狀態(tài)，總線的高4位輸出狀態(tài)信息;

T3狀態(tài)，高4位狀態(tài)信息，低16位數(shù)據(jù)信息;

T3之后，可能插入TW；

在T4狀態(tài)，結(jié)束。

21>8086/8088微機(jī)系統(tǒng)的主要操作

系統(tǒng)的復(fù)位與啟動(dòng)操作;

卻停操作：

總線操作；(I/O讀、I/O寫、存貯器讀、存貯器寫)

23典型的總線時(shí)序圖一一系統(tǒng)復(fù)位時(shí)序

MIN

MODEh%LL

地u

READuU三T有效

時(shí)，CPI-ADIJC40

"ADi?u39

(a)使所彳

■ADuU38存

(b)除C537

36儲(chǔ)

(c)CPU35

器

(d)對(duì)系鄉(xiāng)34

33子

三1

32

按存儲(chǔ)431條似及光

30

盤存儲(chǔ)與統(tǒng)

29

按存取728

按存儲(chǔ)考27

26

按信息白乃

按在計(jì)324

23

2存儲(chǔ)22

21

3、半導(dǎo)體存儲(chǔ)器的分類：常被用作內(nèi)存和高速緩存。

⑴只讀存儲(chǔ)器(ReadOnlyMemory,ROM)：內(nèi)容只可讀出不可寫入，最大優(yōu)點(diǎn)是所存信息可長(zhǎng)期保存，

斷電時(shí)，ROM中的信息不會(huì)消失。主要用于存放固定的程序和數(shù)據(jù)，通常用它存放引導(dǎo)裝入程序。

掩膜ROM其中的信息是在生產(chǎn)時(shí)一次性寫入，不能修改，適合于保存可以成批生產(chǎn)的、成熟的程

序與數(shù)據(jù)，本錢非常低。

可編程的ROM(Programmable-ROM,PROM)

其中的信息由用戶在特定的條件下一次性寫入，一經(jīng)寫入后就無法修改，又稱一次性可編程ROM。

可擦除可編程ROM(ErasableProgrammableROM.EPROM)

用戶可使用系外線照射來擦除信息，利用專用的寫入器重新寫入新的信息，并可屢次擦除和屢次

改寫，但擦除和寫入時(shí)間較長(zhǎng)。

電可擦除可編程ROM(ElectronicErasibleProgrammableROM,EEPROM)

可以用特定的電信號(hào)在線進(jìn)行屢次擦除和改寫信息，比EPROM使用方便，但存取速度較慢，價(jià)

格昂貴

快擦型存儲(chǔ)器(FlashMemory)

可以用特定的電信號(hào)在線進(jìn)行屢次擦除和改寫信息，結(jié)構(gòu)簡(jiǎn)單，存取速度快，存儲(chǔ)容量大、讀取

速度快、信息不易喪失、低功耗、可在線讀寫和高抗干擾能力。

(2)隨機(jī)存儲(chǔ)器(RandomAccessMemory,RAM)：

靜態(tài)隨機(jī)存儲(chǔ)器(StaticRAM,SRAM)

SRAM其存儲(chǔ)電路是以雙穩(wěn)態(tài)觸發(fā)器為根底，只要不掉電，信息永不會(huì)喪失，不需要刷新電路。

SRAM的主要性能是：存取速度快、功耗較大、容量較小。它一般適用于構(gòu)成高速緩沖存儲(chǔ)器(Cache)。

動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DynamicRAM.DRAM)

DRAM是依靠電容來存儲(chǔ)信息，電路簡(jiǎn)單集成度高，但電容漏電，信息會(huì)喪失，故需要專用電路定

期進(jìn)行刷新。DRAM的主要性能是：容量大、功耗較小、速度較慢。它被廣泛地用作內(nèi)存貯器的芯片。

4存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)

⑴根本存儲(chǔ)單元：一個(gè)根本存儲(chǔ)單元可以存放一位二進(jìn)制信息，其內(nèi)部具有兩個(gè)穩(wěn)定的月.相互對(duì)立的狀

態(tài)，并能夠在外部對(duì)其狀態(tài)進(jìn)行識(shí)別和改變。小同類型的根本存儲(chǔ)單兀，決定了由其所組成的存儲(chǔ)器件

的類型不同。

⑵存儲(chǔ)體：一個(gè)根本存儲(chǔ)單元只能保存一位二進(jìn)制信息，假設(shè)要存放MXN個(gè)二進(jìn)制信息，就需要用

MXN個(gè)根本存儲(chǔ)單元，它們按一定的規(guī)那么排列起來，由這些根本存儲(chǔ)單元所構(gòu)成的陣列稱為存儲(chǔ)體

或存儲(chǔ)矩陣。

⑶地址譯碼器：由「存儲(chǔ)器系統(tǒng)是由許多存儲(chǔ)單元構(gòu)成的，每個(gè)存儲(chǔ)單元一般存放8位二進(jìn)制信息，為

了加以區(qū)分，我們必須首先為這些存儲(chǔ)單元編號(hào)，即分配給這些存儲(chǔ)單元不同的地址。地址譯碼器的作

用就是用來接受CPU送來的地址信號(hào)并對(duì)它進(jìn)行譯碼，選擇與此地址碼相對(duì)應(yīng)的存儲(chǔ)單元，以便對(duì)該

單元進(jìn)行讀/寫操作。存儲(chǔ)器地址譯碼有兩種方式，通常稱為單譯碼與雙譯碼。

單譯碼：?jiǎn)巫g碼方式又稱字結(jié)構(gòu)，適用于小容量存儲(chǔ)器。

雙譯碼：雙譯碼結(jié)構(gòu)中，將地址譯碼器分成兩局部，即行譯碼器(又叫X譯碼器)和列譯碼器(又叫Y譯

碼器)。X譯碼器輸出行地址選擇信號(hào)，Y譯碼器輸出列地址選擇信號(hào)，行列選擇線交叉處即為所選中的

單元。

(4)片選與讀/寫控制電路：片選信號(hào)用以實(shí)現(xiàn)芯片的選擇。對(duì)于一個(gè)芯片來講，只有當(dāng)片選信號(hào)有效時(shí)，

才能對(duì)其進(jìn)行讀/寫操作。片選信號(hào)一般由地址譯碼器的輸出及一些控制信號(hào)來形成，而讀/寫控制電路

那么用來控制對(duì)芯片的讀/寫操作。

(5)1/0電路：I/O電路位于系統(tǒng)數(shù)據(jù)總線與被選中的存儲(chǔ)單元之間，用來控制信息的讀出與寫入，必要

時(shí)，還可包含對(duì)I/O信號(hào)的驅(qū)動(dòng)及放大處理功能。

(6)集電極開路或三態(tài)輸出緩沖器：為了獷充存儲(chǔ)器系統(tǒng)的容量，常常需要將幾片RAM芯片的數(shù)據(jù)線并

聯(lián)使用或與雙向的數(shù)據(jù)線相連，這就要用到集電極開路或三態(tài)輸出緩沖器”

5根本存儲(chǔ)器芯片模型

在微型系統(tǒng)中，CPU對(duì)存儲(chǔ)器進(jìn)行讀寫操作，首先要由地址總線給出地址信號(hào)，選擇要進(jìn)行讀/寫操

作的存儲(chǔ)單元，然后通過控制總線發(fā)出相應(yīng)的讀/寫控制信號(hào)，最后才能在數(shù)據(jù)總線上進(jìn)行數(shù)據(jù)交換。所

以，存儲(chǔ)器芯片與CPU之間的連接，實(shí)質(zhì)上就是其與系統(tǒng)總線的連接，包括（1）地址線的連接；（2）數(shù)據(jù)

線的連接；（3）控制線的連接。

地址線的位數(shù)：從圖中可看出地址線的位數(shù)決定了芯片內(nèi)可尋址的單元數(shù)目，如11】1。12114（11＜乂4）有1（）

條地址線，那么可尋址的單元數(shù)為1024個(gè)；Inlel2116（16KXI）有14條地址線，那么可尋址的單元數(shù)為

16K個(gè)。

數(shù)據(jù)線的根數(shù)：RAM芯片的數(shù)據(jù)線多數(shù)為I條,靜態(tài)RAM芯片一般有4條和8條。假設(shè)為1條數(shù)據(jù)

線，那么稱為位片存貯芯片；假設(shè)有4條數(shù)據(jù)線，那么該芯片可作為數(shù)據(jù)的低4位或高4位：假設(shè)有8

條數(shù)據(jù)線，那么該芯片正好作為一個(gè)字節(jié)數(shù)，其引腳己指定相應(yīng)數(shù)據(jù)位的名稱。

控制線：RAM芯片的控制引腳信號(hào)一般有：芯片選擇言號(hào)、讀了3控制信(DRAM)

2164(7)

壞右行、列曲卅詵逋信昱一

8088"DIN(DO

6存儲(chǔ)器芯片與（8088登6116UT)

/

在實(shí)際應(yīng)用口抖儲(chǔ)器與I/O個(gè)問題:發(fā)能力；②

CPU與存儲(chǔ)器之間8冏信號(hào)#2164(6)

D

⑴控制線的連接：@u的,的控制DIN(DO見對(duì)存儲(chǔ)器

6

的讀寫操作。UT)

?-----?

簡(jiǎn)單系統(tǒng)：CPU讀a<--------?

1(

復(fù)雜系統(tǒng)：CPU讀Isis*心3號(hào)直接相連。

1/

CPU讀信號(hào)最。嘉的讀牛立翹量的寫信號(hào)相連。

卜芯片內(nèi)o減為一組，其引腳?可以

⑵數(shù)據(jù)線的連接位3tDOD7

和系統(tǒng)數(shù)據(jù)總線D）8?Dlf個(gè)或8，者單兀的結(jié)

2164(0)

構(gòu)，那么組內(nèi)不同同的數(shù)DDIN(D()

0UT)

A。?Ai1[〉D（1,4,8位）

RAM<-CS/CE（片選）

GND

刷新選擇一R/工控制

(3)地址線的連接：將用以“字選”的低位地址總線直接與存貯芯片的地址引腳相連，將用以“片選"

的高位地址總線送入譯碼器

地址線的連接可以根據(jù)所選用的半導(dǎo)體存儲(chǔ)器芯片地址線的多少，把CPU的地址線分為芯片外(指

存儲(chǔ)器芯片)地址和芯片內(nèi)的地址，片外地址經(jīng)地址譯碼器譯碼后輸出。作為存儲(chǔ)器芯片的片選信號(hào)，

用來選中CPU所要訪問的存儲(chǔ)器芯片。片內(nèi)地址線直接接到所要訪問的存儲(chǔ)器芯片的地址引腳，用來

直接選中該芯片中的一個(gè)存儲(chǔ)單元。對(duì)4Kx8b的2732而言，片外地址線為A19?A12,片內(nèi)地址線為

All?AO：對(duì)2Kx8b的6116而言，片外地址線為A19?A1I,片內(nèi)地址線為A10?A0。

組成一個(gè)存儲(chǔ)系統(tǒng)通常是由多個(gè)存儲(chǔ)芯片組成。CPU每次訪問內(nèi)存只能對(duì)一個(gè)存儲(chǔ)單元進(jìn)行讀或

卻?題個(gè)單元位于某個(gè)芯片中或一組芯片中「因此，首先要找到這個(gè)或這組芯片，這就是所叫的片選問

題。換句話說，就是每1U力向內(nèi)存，如何,爺相應(yīng)芯片的片選任|中指定一十tr貯耳i元是由CPU

的方法是將皿幽公成兩局部。

給出的地址來決定今伍窿送入芯人潘超副地址

譯碼”，確定片內(nèi)庠(1)另一局部送(2)斤”片外1⑶二生片選f(4)

通常我們有三1KB:線選法、1KB局部譯碼,1KB1KB

線選法在剩余的］良中，任選信號(hào)直接ACS引B方式

就稱為線選法。其特］

CS碼器，但有CS基疊區(qū)。畫CS?存儲(chǔ)器？CS使用

的存儲(chǔ)芯片數(shù)量不嫌

址空間遠(yuǎn)谷量。

AIO

All

All

A13

A0-A12

8086譯碼808(j\7譯碼器

?A

A19-A128KBA8KB8KB

-------?_______(1)(2)-----------(8)

全譯彳去與存箭色片外地址譯

CS—CS—\/Tr'jilcs__

碼器’碼的方力27326116!譯碼電路復(fù)

雜。

All?AMA10~A(A10-A0

A3-8

3-AI5Y

譯碼器

7

Y

局部譯碼法除去與存儲(chǔ)芯片直接相連的低位地址總線之外，剩余*坦理誨譯碼的方法就

元血由多個(gè)地址對(duì)

稱為局部譯碼。其特點(diǎn)是譯碼電路比擬簡(jiǎn)單，但出現(xiàn)“地域再鋰什工?不存

應(yīng)。

地址譯碼器將CPU與存儲(chǔ)器連接時(shí)，首先根據(jù)系統(tǒng)稱,甌然后進(jìn)行地址

譯碼，譯碼輸出送給存儲(chǔ)器的片選引腳CS。址譯碼器。常見的地

址譯碼器如74LS138電路。

■■■■■

如圖給出了該譯碼器的引腳和譯碼9!■)?

A-O>-W匕

邏輯框圖。由圖可看到，譯碼器74LS1381II

4=Yo

的工作條件是控制端Gl=l,G2A*=0,G2B*=0,B-

譯碼輸入端為C、B、A,故輸出有八種狀Jq

心太，B「PlIJ八Ji兀ltAlL/.J。Ikkcifaiu_1心rH1'7丁IHI3，MA葉Hp

器輸出也是低封怖效。竭滿足編描件BA譯碼愉出

百),

時(shí)，74LS138輸出e為高電平,0相當(dāng)于解碼00其余為1

器未工,乍。74LS13%的真值表叩下表

。001電,其余為1

100010力,其余為1

100011石0,其余為1

100100其余為1

100101Go,其余為1

100110誨),其余為1

100111祠,其余為1

不是上述情況XXXY7全為1

6典型的短底蠢部二,。0——7^=fFl'~~128X128

(l)SRAM芯君-H9611役2—A)^一~O=碼'存儲(chǔ)矩陣

9n心芯片他容戢為2KX8bi；,有2048單元，需1；根地現(xiàn)線,7根用于行地址譯

碼輸入，4根整坦麗0，譯槃;典罩入，每條列列弊線舉控制制辛8位，從而形成了12bM128個(gè)存儲(chǔ)陣列,即16384

。胡］勺控制網(wǎng)有號(hào)，片選C,明出無駕

個(gè)存儲(chǔ)體輸入實(shí)寫控制列［/O

列譯碼不

數(shù)據(jù)

A)—817——D

R—91—D

D,—10

Q—1114—DM

4