可編程邏輯器件與EDA技術實驗教案

1、PLD實驗教案通信學院通信系序言PLD實驗是電信專業(yè)的專業(yè)實驗課程，對電信專業(yè)的學生有著非常重要的作用。 本實驗課與理論課同時進行，與理論課有密切的關系。 因此，學生們在進行本實驗前必須掌握以下基礎知識1 .數字電路的基礎知識2 .電子計算機常用的操作系統(tǒng)的使用方法3、一定的英語基礎4、必須以一定的理論知識為基礎，與理論課同時進行。PLD (可編程邏輯器件)在與ISP (系統(tǒng)中可編程邏輯器件)技術和EDA (電子設計自動化)工具密切配合的同時進行。 代表了數字電信領域的最高水平，給數字電路的設計帶來了革命性的變化。 從70年代最初的可編程邏輯器件PROM的誕生到現在的CPLD/FPGA，數字系

2、統(tǒng)的設計在本質上發(fā)生了變化。 從傳統(tǒng)電路板的設計到現在基于芯片的設計，數字系統(tǒng)設計的效率大幅度提高，產品更新速度大幅度加快，設計周期大幅度縮短。 所以，學生們學習這門課程有著非常重要的意義。本實驗與其他實驗不同，他的實驗手段和實驗方法有很大變化，主要表現在以下幾個方面首先，實驗方法不同本實驗是在PC平臺上，用電路圖和文本輸入，編譯，通過后進行波形模擬，如果有缺陷，回到原來的文件中進行修正。 流程圖如下所示。修改修改修改創(chuàng)建源文件編譯程序模擬實驗。下載程序第二，實驗手段不同本實驗采用ISP技術，采用EDA工具，應用PLD器件在PC平臺上進行。第三，本實驗課的目的學生在本實驗課后，應該滿足以下要求

3、1 .可以熟練使用本實驗的成套EDA軟件Mux plus2 .可以掌握PLD芯片的基本使用方法，用現代數字系統(tǒng)的設計方法進行基本數字系統(tǒng)設計3、掌握圖形編輯和VHDL文本編輯兩種設計方法，著重于VHDL文本編輯4、具備基本開發(fā)能力，為后續(xù)學習奠定堅實的基礎。實驗14位二進制計數器設計1 .實驗的目的和實驗內容2、實驗的目的是掌握maxplus的電路圖輸入設計方法，熟悉maxplus軟件的使用和設計過程實驗內容要求按照電路圖輸入方法設計流程，完成4位二進制計數器的設計。利用EDA工具的電路圖輸入設計的優(yōu)點是設計者可以利用現有的電路知識，完成大規(guī)模的電路系統(tǒng)設計，不需要多掌握編程技術、硬件語言等新

4、知識。MAX plusII提供了強大、直觀、易于使用的電路圖輸入設計功能，還提供了基本邏輯庫(nand門、反相器、d觸發(fā)器等)、宏功能組件(包括74系列設備)和強大、與IPCore類似的宏功能塊更重要的是，MAX plusII提供了電路圖輸入的多級設計功能，以允許用戶設計更大的電路系統(tǒng)，以使用方便、精度更高的時序模擬器。 以傳統(tǒng)的數字電路實驗為例，MAX plusII提供了電路圖輸入設計功能，具有顯著的優(yōu)點可以進行任何級別的數碼系統(tǒng)設計。 傳統(tǒng)的數字電路實驗只能完成單級設計，因此設計者無法理解多級硬件數字系統(tǒng)設計來實現可以對系統(tǒng)中的任何級別或任何組件的功能進行精確的時間序列模擬，精度達到0.1

5、ns，并發(fā)現可能對系統(tǒng)造成不良影響的競爭風險現象通過時間序列仿真，可以迅速定位電路系統(tǒng)的錯誤，隨時進行修正您可以隨時更改設計方案，以保存文件設計中的所有電路和測試文檔通過編譯和編程下載，可以隨時用FPGA和CPLD對設計項目進行硬件測試驗證。符合現代電子設計技術規(guī)范。 傳統(tǒng)的數字電路實驗通過手動連接的方法完成零件連接，容易給學習者帶來誤會。 認為用電路圖連接零件間的引腳用引線就可以了，不需要考慮引線的長度、粗細、彎曲方法、可能產生的分布電感和電容效應、電磁兼容性等。2 .實驗前預習實驗前要充分預習，完成指定的預習內容，寫預習報告。 仔細閱讀實驗指導書，分析把握這次實驗的基本原理，熟悉實驗的任務

6、。計數器是最常用的寄存器邏輯電路，從微處理器的地址發(fā)生器到頻率計都需要使用計數器。 一般的計數器有加法計數器和減法計數器兩種。 加法計數器每1脈沖將計數值加1減法計數器每1脈沖將計數值減1。本實驗采用電路圖輸入設計方法設計了4位二進制計數器，通過調用目錄中的74LS161來完成。 74LS161 (異步歸零同步預設)包括時鐘輸入端子CLK、清除輸入端子CLRN、兩個計數允許信號ENP和ENT、四個可預設數據輸入端子a、b、c、d、一個設定允許端子LDN、四個計數輸出端子QD-QA，174LS161菜單CLRNPRPS公司ENTPS工作狀態(tài)lxxxx復位hc.cxxl預設效果hc.chhh計數法

7、hxlxh保持hxxlh保持3 .實驗要求結合理論課講的MAX PLUS軟件的使用和設計過程，按照實驗指導書(附錄1 )的實驗步驟編輯4位二進制計數器的電路圖。 學習電路圖輸入設計方法，除了最初的圖形編輯輸入以外，其他的處理流程與文本(VHDL文件等)的輸入設計完全一致，所以應該更多地關注設計流程。 4位二進制計數器的電路圖如下所示4位二進制計數器的電路圖4 .設計提示1 )打開文件*.gdf，將文件變成項目文件2 )編譯：每次修改都需要重新編譯，并明確編譯完成的工作3 )模擬分析：必須加入輸入節(jié)點波形，查看輸出結果，進行分析。 進行準確的延遲、建立/保持時間和Fmax的模擬分析，包括功能和時

8、機4 )為什么要進行引腳鎖定，設計了哪個輸入輸出引腳。5 .預習內容1 )精通計數器的工作原理，繪制實驗原理圖2 )用電路圖輸入方式進行硬件設計的過程3 )學習實驗指導書的附錄1，了解EDA實驗箱4 )寫預習報告。實驗2在74161實現了模型60計數器的分層設計1 .實驗的目的和實驗內容2、實驗的目的是通過用電路圖輸入方式實現項目分層設計的設計電路仿真和硬件驗證，進一步理解計數器的功能。 實驗整體的設計流程基本上與實驗1相同，但是按照原理圖輸入方式完成基本文件和頂層文件的設計，完成基本文件封裝到組件中，然后進行頂層文件的設計。本實驗的設計內容在74161實現模型60計數器的分層設計。 首先，模

9、擬12計數器的設計完成，74161被產生為元件cnt12。 創(chuàng)建另一個圖形文件，轉到cnt12、74161和其他必要元素，并適當連接60個構成頂層設計文件的模型計數器，以完成編譯、模擬和下載過程。2 .實驗前預習仔細閱讀實驗指導書，分析掌握這次實驗的基本原理，精通實驗任務。 m進制=N1XN2計數器的實現可以采用串行進位方式和并行進位方式。 串行進位方式將下位芯片的進位輸出信號設為上位芯片的時鐘輸入信號(對進位輸出施加非門后進行訪問，在10進制、1001的情況下，進位c為高電平，反轉后為低電平，第10個脈沖的進位c為低電平，反轉相位高并行進位方式將下位芯片的進位輸出信號作為上位芯片的動作狀態(tài)控

10、制信號，2個時鐘輸入端同時接受計數輸入信號。3 .串行進位方式和并行進位方式兩種設計方案基于并行進位方式的六十進制計數器的實現注：第59個脈沖RCO為1，第60個脈沖到來時被清除。串行進位方式實現了60(10*6)的進位計數器當qh2qh0為101時，當第51個脈沖到來時，上位芯片僅在從CLK起的第60個脈沖到來時上升，僅在此時設置0。4 .設計提示1 )頂層和底層文件保存在同一文件夾中，名稱不同2 )注意在頂層文件中，向輸入輸出添加input、output節(jié)點，包括調用的頂層模塊3 )編譯哪個文件，請務必作為項目文件進行設定。5 .預習內容1 )掌握實現m進=N1XN2的計數器的工作原理，描

11、繪實驗原理圖2 )用電路圖輸入方式進行分層設計的過程3 )寫預習報告。實驗34選1數據選擇器設計1 .實驗的目的和實驗內容實驗的目的是讓學生初步掌握組合了邏輯電路的文本輸入設計法實驗內容用VHDL語言完成4選1數據選擇器的設計，設計流程與電路圖輸入方式相同，設計輸入只采用文本方式而不是圖形，其他處理流程完全相同。介紹數據選擇器的用途，讓學生對硬件設計有更深的理解。數據選擇器是常用的組合邏輯組件之一。 復合邏輯電路控制數字信號，實現更復雜的邏輯功能。 有幾個數據輸入端D0、D1、幾個控制輸入端A0、A1、一個輸出端Y0。 通過向控制輸入側施加適當的信號，可從多個輸入數據源中選擇必要的數據信號，并

12、向輸出側發(fā)送。 使用時，還可以在控制輸入中添加一系列二進制碼的信號，使電路按照要求輸出一系列信號。 4選擇器1數據選擇器包括四個數據輸入端D0、D1、D2和D3，輸出端y，選擇輸入端(或地址端) a和b，以及操作狀態(tài)選擇端(或使能端)。 邏輯功能如下表所示，高電平時電路不動作時，與a、b的狀態(tài)無關，輸出y總是為零。 即，禁止所有數據輸出，低電平時電路正常動作，被選擇的數據被發(fā)送到輸出側，BA=01時數據D1輸出被選擇。 測試4選擇1數據選擇器的邏輯功能：可以在數據輸入端D0D3上連接電平開關，也可以分別連接頻率不同的脈沖源。4選擇1數據選擇器真值表選擇輸入。數據輸入選區(qū)輸出甲組聯賽D0 D1

13、D2 D3y艾克斯0 00 00 10 11 01 01 11 1XXX戰(zhàn)斗機0 X X X1 X X XX 0 X Xx1x1xx0xx1xx0x一枚x11000000000010101014選擇1數據選擇器端子排列圖2 .實驗前預習仔細閱讀實驗指導書，分析把握這次實驗的基本原理，精通實驗任務。 復習并充分理解教室里學到的VHDL語法要素和語句，確定自己的設計方案。3 .設計代碼(不獨特)庫IEEE；use ieee.std_logic_1164.all；實體mux 41is端口(a，b，en:in std_logic；d:in std_logic_vector(0 to 3)y:out s

14、td_logic；結束；體系結構bhv of mux 41issignals El : STD _ logic _ vector (0to1)beginsel=ab；with sel selecty=d(0) when 00 ，(d(1) when 01 ，(2) PS 10 ，AMMMK MMMMMMK MMMMMMMMMMMZ when others；結束PS；4 .設計提示1 )請注意文本編輯窗口file-new-text editor文件打開2 )設計文件必須保存在一個文件夾中(不能用中文命名)。第一次接觸VHDL語言時，要注意語言程序的基本結構、語法要素、數據類型和運算運算符。5 .

15、預習內容1 )復習數據選擇器的工作原理用VHDL語言進行硬件描述的過程3 )寫預習報告，寫實驗源程序實驗4、7人表的決定器設計1 .實驗的目的和實驗內容2、通過實驗讓學生更加熟悉VHDL語言，了解VHDL語言的行為描述、寄存器傳輸(RTL )描述、結構描述以及這些描述混合的描述方式，以行為描述方式設計電路。實驗內容設計了7人投票電路，可以用上述任一種記述方式實現。 嚴格按照實驗流程進行，要求進行波形模擬測試和下載驗證。2 .實驗前預習仔細閱讀實驗指導書，分析掌握這次實驗的基本原理精通實驗任務，確定自己的設計方案。常見的7人表決器把7個開關作為表決器的7個輸入變量，輸入變量為邏輯“1”時，表決者表示“贊成”的輸入變量為“0”時，投票者表示“不贊成”。 輸出邏輯“1”時，表決表示“通過”的邏輯“0”時，表決表示“不通過”。 在表決器的7個輸入變量中4個以上(包括4個)為“1”時，表決器輸出為“1”，除此之外的情況下為“0”。七人鐘臺的設計方案很多，在用VHDL語言設計七人鐘臺時，也有多種選擇，我們可以用結構記述方式用多個全加法器實現電路，也可以用行為記述。如果采用行動描述，可以用變量表示通過選舉的人數合計。 當選者在4以上時通過，綠燈點亮，相反，如果不過時，紅燈就點亮。 說明時，檢查輸入的狀態(tài)(不通過0，通過“1”)