FIR低通濾波器仿真和設(shè)計

1、 編號 XXXXXX 職業(yè)技術(shù)學(xué)院職業(yè)技術(shù)學(xué)院 畢畢業(yè)業(yè)論論文文 題 目FIR 低通濾波器 學(xué)生姓名 學(xué) 號 系 部信息與通信工程系 專 業(yè)電子信息工程技術(shù) 班 級 指導(dǎo)教師 二一年六月 摘摘 要要 數(shù)字濾波器是一種用來過濾時間離散信號的數(shù)字系統(tǒng)，通過對抽樣數(shù)據(jù)進 行數(shù)學(xué)處理來達到頻域濾波的目的。根據(jù)其單位沖激響應(yīng)函數(shù)的時域特性可分 為兩類：無限沖激響應(yīng)（IIR）濾波器和有限沖激響應(yīng)（FIR）濾波器。與 IIR 濾 波器相比，F(xiàn)IR 的實現(xiàn)是非遞歸的，它總是穩(wěn)定的，更重要的是，F(xiàn)IR 濾波器在 滿足幅頻響應(yīng)要求的同時，可以獲得嚴格的線性相位特性。因此，它在高保真 的信號處理，如數(shù)字音頻、圖像處

2、理、數(shù)據(jù)傳輸以及生物醫(yī)學(xué)等領(lǐng)域得到廣泛 應(yīng)用。然而，數(shù)字濾波器的應(yīng)用場合大部分都要求實時處理，有的還要進行復(fù) 雜運算，在處理速度方面，F(xiàn)PGA 表現(xiàn)出了特有的優(yōu)勢。在運算上采用了分布式 算法，極大地減少硬件電路規(guī)模，提高電路的執(zhí)行速度。通過 VHDL 語言對各 模塊電路及整個電路進行功能的實現(xiàn)，并進行波形仿真。 關(guān)鍵詞關(guān)鍵詞：FIR 濾波器，F(xiàn)PGA，分布式算法，VHDL 語言 目目 錄錄 摘摘 要要.I 目目 錄錄.II 第一章第一章FIR 數(shù)字濾波器理論簡述數(shù)字濾波器理論簡述.1 第二章第二章 設(shè)計方案設(shè)計方案.4 2.1 FIR 濾波器的結(jié)構(gòu).4 2.2 FIR 數(shù)字濾波器的設(shè)計方案.4

3、 第三章第三章 模塊電路設(shè)計模塊電路設(shè)計.10 3.1 寄存器.10 3.1.1 寄存器原理.10 3.1.2 寄存器要求實現(xiàn)的功能.10 3.1.3 寄存器的 VHDL 語言實現(xiàn)（8 位）.10 3.1.4 寄存器的模塊圖.11 3.1.5 寄存器的波形仿真.11 3.2 加法器.11 3.2.1 加法器的原理.11 3.2.2 加法器要求實現(xiàn)的功能.12 3.2.3 加法器的 VHDL 語言實現(xiàn).12 3.2.4 加法器的模塊圖.12 3.2.5 加法器的波形仿真.13 3.3 減法器.13 3.3.1 減法器的原理.13 3.3.2 減法器要求實現(xiàn)的功能.13 3.3.3 減法器的 VH

4、DL 語言實現(xiàn).13 3.3.4 減法器的模塊圖.14 3.3.5 減法器的波形仿真.14 3.4 乘法器.15 3.4.1 乘法器的原理.15 3.4.2 乘法器要求實現(xiàn)的功能.15 3.4.3 乘法器的 VHDL 語言實現(xiàn).15 3.4.4 乘法器的模塊圖.16 3.4.5 乘法器的波形仿真.16 第四章第四章 FIR 濾波器整體電路濾波器整體電路.17 第五章第五章 FIR 濾波器整體電路仿真結(jié)果濾波器整體電路仿真結(jié)果.18 5.1 設(shè)定輸入信號.18 5.2 輸出信號理論值.18 第六章第六章 總結(jié)總結(jié).19 結(jié)論.19 總結(jié).20 致致 謝謝.22 參考文獻參考文獻.23 第一章第一

5、章FIRFIR 數(shù)字濾波器理論簡述數(shù)字濾波器理論簡述 有限沖激響應(yīng)（FIR）數(shù)字濾波器和無限沖激響應(yīng)（IIR）數(shù)字濾波器廣泛應(yīng) 用于數(shù)字信號處理系統(tǒng)中。IIR 數(shù)字濾波器方便簡單，但它相位的非線性，要求 采用全通網(wǎng)絡(luò)進行相位校正，且穩(wěn)定性難以保障。FIR 濾波器具有很好的線性相 位特性，使得它越來越受到廣泛的重視。 有限沖擊響應(yīng)（FIR）濾波器的特點： 1 既具有嚴格的線性相位，又具有任意的幅度； 2 FIR 濾波器的單位抽樣響應(yīng)是有限長的，因而濾波器性能穩(wěn)定； 3 只要經(jīng)過一定的延時，任何非因果有限長序列都能變成因果的有限長序列， 因而能用因果系統(tǒng)來實現(xiàn)； 4 FIR 濾波器由于單位沖擊響應(yīng)

6、是有限長的，因而可用快速傅里葉變換 (FFT)算法來實現(xiàn)過濾信號，可大大提高運算效率。 5 FIR 也有利于對數(shù)字信號的處理，便于編程，用于計算的時延也小，這對 實時的信號處理很重要。 6 FIR 濾波器比較大的缺點就是階次相對于 IIR 濾波器來說要大很多。 FIR 數(shù)字濾波器是一個線性時不變系統(tǒng)（LTI） ，N 階因果有限沖激響應(yīng)濾波器 可以用傳輸函數(shù) H（z）來描述， * MERGEFORMAT 1(0.1) 0 ( )( ) N k k H zh k z 在時域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系如下： * MERGEFORMAT 0 N k y nx nh nx k h nk 2

7、(0.2) 其中，xn和 yn分別是輸入和輸出序列。 N 階有限沖激響應(yīng)濾波器要用 N1 個系數(shù)描述，通常要用 N+1 個乘法器和 N 個兩輸入加法器來實現(xiàn)。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié) 構(gòu)稱為直接型結(jié)構(gòu)，可通過式（1.2）來實現(xiàn)，如圖 1-1。 圖 1-1 當沖擊響應(yīng)滿足下列條件時， FIR 濾波器具有對稱結(jié)構(gòu)，為線性相位濾波 器： (1.3) 這種對稱性，可使得乘法器數(shù)量減半：對 n 價濾波器，當 n 為偶數(shù)時，乘法器 的個數(shù)為 n/2 個；當 n 為奇數(shù)時，乘法器的個數(shù)為(n+1)/2 個。在電路實現(xiàn)中， 乘法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外

8、對 電路的工作速度也有影響。 N 階線性相位的因果 FIR 系統(tǒng)的單位沖激響應(yīng)濾波器可用對稱沖激響應(yīng) * h nh Nn h nh Nn MERGEFORMAT 3(0.3) 或者反對稱沖激響應(yīng) * MERGEFORMAT h nh Nn h nh Nn 4(0.4) 來描述。 具有對稱沖激響應(yīng)的 FIR 傳輸函數(shù)的沖激響應(yīng)可寫成如下形式： 當 N 為偶數(shù)時 * 1 2 () 2 00 ( ) ()() 2 N N N nnN n nn N H zh n zh n zzhz MERGEFORMAT 5(0.5) 當 N 為奇數(shù)時 * 1 1 2 () 00 ( ) () N N nnN n n

9、n H zh n zh n zz MERGEFORMAT 6(0.6) 則 FIR 線性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖 1-2 和圖 1-3 所示。 )1()(nNhnh 圖 1-2 N 為奇數(shù) 圖 1-3 N 為偶數(shù) 第二章第二章 設(shè)計方案設(shè)計方案 隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場可編程門陣列（FPGA）為代表的 ASIC 器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長。FPGA 既 具有門陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶可編程特 性，可以減少系統(tǒng)設(shè)計和維護的風(fēng)險，降低產(chǎn)品成本，縮短設(shè)計周期。 分布式算法是一種以實現(xiàn)乘加運算為目的的運算方法。它與傳統(tǒng)算法實現(xiàn) 乘加

10、運算的不同在于執(zhí)行部分積運算的先后順序不同。簡單地說，分布式算法 在完成乘加功能時是通過將各輸入數(shù)據(jù)每一對應(yīng)位產(chǎn)生的部分積預(yù)先進相加形 成相應(yīng)部分積，然后在對各部門積進行累加形成最終結(jié)果，而傳統(tǒng)算法是等到 所有乘積產(chǎn)生之后再進行相加來完成乘加運算的。與傳統(tǒng)算法相比，分布式算 法可極大地減少硬件電路規(guī)模，很容易實現(xiàn)流水線處理，提高電路的執(zhí)行速度。 FPGA 有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線資源，特別適合細粒度和高 并行度結(jié)構(gòu)特點的數(shù)字信號處理任務(wù)，如 FIR、FFT 等。利用 FPGA 實現(xiàn) FIR 濾 波器的設(shè)計過程，并且對設(shè)計中的關(guān)鍵技術(shù)分布式算法進行詳細描述。 2.12.1 FIRFI

11、R 濾波器的結(jié)構(gòu)濾波器的結(jié)構(gòu) FIR 濾波器的結(jié)構(gòu)主要是非遞歸結(jié)構(gòu)，沒有輸出到輸入的反饋。并且 FIR 濾 波器很容易獲得嚴格的線性相位特性，避免被處理信號產(chǎn)生相位失真。而線性 相位體現(xiàn)在時域中僅僅是 h(n)在時間上的延遲，這個特點在圖像信號處理、數(shù)據(jù) 傳輸?shù)炔ㄐ蝹鬟f系統(tǒng)中是非常重要的。此外，他不會發(fā)生阻塞現(xiàn)象，能避免強 信號淹沒弱信號，因此特別適合信號強弱相差懸殊的情況。 2.22.2 FIRFIR 數(shù)字濾波器的設(shè)計方案數(shù)字濾波器的設(shè)計方案 通常采用窗函數(shù)設(shè)計 FIR 濾波器方法簡單，但是這些濾波器的設(shè)計還不是 最優(yōu)的。首先通帶和阻帶的波動基本上相等，另外對于大部分窗函數(shù)來說，通 帶內(nèi)或阻

12、帶內(nèi)的波動不是均勻的，通常離開過渡帶時會減小。若允許波動在整 個通帶內(nèi)均勻分布，就會產(chǎn)生較小的峰值波動。 因此考慮通過某種方法，對濾波器的結(jié)構(gòu)進行優(yōu)化。 對于線性相位因果 FIR 濾波器，它的系列具有中心對稱特性，即 h(i)=h(N- 1-i)。令 s(i)=x(i) x(N-1-i)，對于偶對稱，代入式（1）可得： （2.1） 根據(jù)要求，要設(shè)計一個輸入 8 位，輸出 8 位的 17 階線性相位 FIR 濾波器， 所以采用圖 2(a)的方式，其中輸入信號范圍為：99，0，0，0， 70，0，0，0， 99，0，0，0， 70，此濾波器 Fs 為 44kHz,Fc 為 10.4kHz。MATL

13、AB 設(shè)計計算濾波器系數(shù)過程如下： FIR 濾波器參數(shù)設(shè)置，因為是 17 階，所以 Specify order 處填 16，h(0)=0. 圖 2-1 FIR 濾波器的幅頻響應(yīng) 圖 2-2 FIR 濾波器的相頻響應(yīng) 圖 2-3 FIR 濾波器的沖激響應(yīng) 圖 2-4 FIR 濾波器系數(shù) 圖 2-5 對 FIR 濾波器的系數(shù)進行調(diào)整，整數(shù)化 圖 2-6 可得 FIR 濾波器的參數(shù)為-12 -18 13 29 -13 -52 14 162 242 14 -52 -13 29 13 -18 -12 根據(jù)以上所說的該思路，可以將 FIR 濾波器的原理圖設(shè)計如下： 圖 2-7 下面對各加法器乘法器的輸出位

14、數(shù)進行分析，對第一級加法器，輸入全為 8 位，輸出統(tǒng)一為 9 位。對各個乘法器進行分析，12=8+4，8 為 2 的 3 次方，向 左移了 3 位，輸出為 12 位；18=16+2，16 為 2 的 4 次方，向左移了 4 位，輸出 為 13 位；以此類推，13 乘法器輸出為 12 位，29 輸出為 13 位，52 輸出為 14 位， 162 輸出為 16 位，242 輸出為 16 位。對剩余加法器進行分析，對輸入序列進行 分析，99，0，0，0， 70，0，0，0， 99，0，0，0， 70，周期 為 8，經(jīng)分析當總值最大時，總輸出應(yīng)為 99*18+70*29+50*70+99*162=17

15、82+2030+3640+16038=23490，2 的 15 次方為 32768，再加上一位符號位，所以輸出應(yīng)為 16 位，由此類推，12、18 乘法器輸 出之和為 13 位，13、19 乘法器輸出之和應(yīng)為 13 位，總輸出為 14 位。另一支路 上，13、52 乘法器輸出之和為 14 位，14、162 乘法器輸出之和為 16 位，其總 輸出之和為 16 位，最后這兩路輸出之和為 16 位。將后 8 位舍去，加上由乘法 器 242 輸出舍取得倒的 8 位，總輸出為 8 位。至此，所有器件的輸入輸出都可 判定。下面進入模塊設(shè)計階段。 第三章第三章 模塊電路設(shè)計模塊電路設(shè)計 設(shè)計的 FIR 濾波

16、器由 19 個小 VHD 文件和一個總體 BDF 文件組成，VHD 文件可以分為以下四種模塊：寄存器、加法器、減法器、乘法器。 3.13.1 寄存器寄存器 3.1.13.1.1 寄存器原理寄存器原理 寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置 1、置 0 的功能即可，因而本設(shè)計中用 D 觸發(fā)器組成寄存器，實現(xiàn)寄存功能。 3.1.23.1.2 寄存器要求實現(xiàn)的功能寄存器要求實現(xiàn)的功能 在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。 3.1.33.1.3 寄存器的寄存器的 VHDLVHDL 語言實現(xiàn)（語言實現(xiàn)（8 8 位）位） LIBRARY IEEE;

17、 USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff8 IS PORT( clk : IN STD_LOGIC; clear : IN STD_LOGIC; Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END dff8; ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=1 THEN Dout=; ELSIF clear=0 THEN IF(clkEVENT AND

18、clk=1) THEN Dout = Din; END IF; END IF; END PROCESS; END a; 其中，clear 為復(fù)位信號。 3.1.43.1.4 寄存器的模塊圖寄存器的模塊圖 圖 3-1-1 3.1.53.1.5 寄存器的波形仿真寄存器的波形仿真 圖 3-1-2 完全符合設(shè)計要求。 3.23.2 加法器加法器 3.2.13.2.1 加法器的原理加法器的原理 在將兩個多位二進制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自 低位的進位，即將兩個對應(yīng)位的加數(shù)和來自低位的進位 3 個數(shù)相加。這種運算 稱為全加，所用的電路稱為全加器。 多位加法器的構(gòu)成有兩種方式：并行進位和

19、串行進位。并行進位加法器設(shè) 有進位產(chǎn)生邏輯，預(yù)算速度較快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法 器。并行進位加法器通常比串行級聯(lián)加法器占用更多的資源。隨著為數(shù)的增加， 相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來越大，因此，在工 程中使用加法器時，要在速度和容量之間尋找平衡點。 本次設(shè)計采用的是并行加法器方式。 3.2.23.2.2 加法器要求實現(xiàn)的功能加法器要求實現(xiàn)的功能 實現(xiàn)兩個二進制數(shù)字的相加運算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運 算，輸出結(jié)果。 3.2.33.2.3 加法器的加法器的 VHDLVHDL 語言實現(xiàn)語言實現(xiàn) （以下以 12 位數(shù)加 16 位數(shù)生成 16 位數(shù)的加

20、法器為例） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY add is PORT(clk : in STD_LOGIC; Din1 :in signed (11 downto 0); Din2 :in signed (15 downto 0); Dout:out signed (15 downto 0); END add; ARCHITECTURE a of add is SIGNAL s1: signed(15 downto 0); BEGIN s1=(Din1(11) PROC

21、ESS(Din1,Din2,clk) BEGIN if clkevent and clk=1 then Dout=s1+Din2; end if; end process; end a; 3.2.43.2.4 加法器的模塊圖加法器的模塊圖 圖 3-2-1 3.2.53.2.5 加法器的波形仿真加法器的波形仿真 圖 3-2-2 完全符合設(shè)計要求。 3.33.3 減法器減法器 3.3.13.3.1 減法器的原理減法器的原理 減法器的原理與加法器類似，尤其是并行式的減法器也加法器的區(qū)別僅僅 在于最后的和數(shù)為兩數(shù)相減。如： Dout=Din2-s1; 3.3.23.3.2 減法器要求實現(xiàn)的功能減法器要

22、求實現(xiàn)的功能 由上面簡化電路的需要，當乘法器常系數(shù)為負數(shù)的，可以取該數(shù)的模來作 為乘法器的輸入，其輸出作為一個減法器的輸入即可。故減法器要實現(xiàn)兩個二 進制數(shù)相減的運算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 3.3.33.3.3 減法器的減法器的 VHDLVHDL 語言實現(xiàn)語言實現(xiàn) （以下以 16 位數(shù)減去 14 位數(shù)輸出 16 位數(shù)的減法器為例） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY sub is PORT(clk : in STD_LOGIC; Din1 :i

23、n signed (13 downto 0); Din2 :in signed (15 downto 0); Dout :out signed(15 downto 0); END sub; ARCHITECTURE a of sub is SIGNAL s1: signed(15 downto 0); BEGIN s1=(Din1(13) PROCESS(Din1,Din2,clk) BEGIN if clkevent and clk=1 then Dout=Din2-s1; end if; end process; end a; 3.3.43.3.4 減法器的模塊圖減法器的模塊圖 圖 3-3

24、-1 3.3.53.3.5 減法器的波形仿真減法器的波形仿真 圖 3-3-2 完全符合設(shè)計要求。 3.43.4 乘法器乘法器 3.4.13.4.1 乘法器的原理乘法器的原理 從資源和速度考慮，常系數(shù)乘法運算可用移位相加來實現(xiàn)。將常系數(shù)分解 成幾個 2 的冪的和形式。 下例為乘 18 電路設(shè)計，算法：18=16+2 3.4.23.4.2 乘法器要求實現(xiàn)的功能乘法器要求實現(xiàn)的功能 實現(xiàn)輸入帶符號數(shù)據(jù)與固定數(shù)據(jù)兩個二進制數(shù)的乘法運算。當?shù)竭_時鐘上 升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 3.4.33.4.3 乘法器的乘法器的 VHDLVHDL 語言實現(xiàn)語言實現(xiàn) LIBRARY ieee; USE ie

25、ee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY mult18 is PORT ( clk : IN STD_LOGIC; Din : IN SIGNED (8 DOWNTO 0); Dout : OUT SIGNED (12 DOWNTO 0); END mult18; ARCHITECTURE a OF mult18 IS SIGNAL s1 : SIGNED (12 DOWNTO 0); SIGNAL s2 : SIGNED (9 DOWNTO 0); SIGNAL s3 : SIGNED (12 DOWNTO 0);

26、 BEGIN P1:process(Din) BEGIN s1(12 DOWNTO 4)=Din; s1( 3 DOWNTO 0)=0000; s2(9 DOWNTO 1)=Din; s2(0)=0; if Din(8)=0 then s3=(0 else s3=(1 end if; end process; P2: PROCESS(clk) BEGIN if clkevent and clk=1 then Dout=s3; end if; END PROCESS; END a; 3.4.43.4.4 乘法器的模塊圖乘法器的模塊圖 圖 3-4-1 3.4.53.4.5 乘法器的波形仿真乘法器的

27、波形仿真 圖 3-4-2 完全符合設(shè)計要求。 第四章第四章 FIRFIR 濾波器整體電路濾波器整體電路 FIR 濾波器的整體電路基本與其原理圖類似。整體電路如下圖所示： 圖 4-1 （限于篇幅，將整體電路縮小如上，詳見電子版源程序框圖 fir1.bdf。 ） 第五章第五章 FIRFIR 濾波器整體電路仿真結(jié)果濾波器整體電路仿真結(jié)果 5.15.1 設(shè)定輸入信號設(shè)定輸入信號 根據(jù)設(shè)計要求，輸入信號范圍是： 99，0，0，0， 70，0，0，0， 99，0，0，0， 70， 我們?nèi)我庠O(shè)定輸入信號為： X99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0 ，70，

28、0，0，0，99，0，0，0，70，0，0，0 5.25.2 輸出信號理論值輸出信號理論值 由 FIR 數(shù)字濾波器的公式 （5.1） 圖 5-1 第六章第六章 總結(jié)總結(jié) 結(jié)論結(jié)論 理論值仿真結(jié)果 MATLAB 卷積值/512經(jīng)仿真器仿真 -2.3203-3 -3.4805-4 2.51372 5.60745 -4.1543-5 -12.516-13 4.48444 35.28935 42.69541 20.73420 7.13487 17.70117 26.41826 15.2415 8.91218 輸出結(jié)果 yn 24.69924 y038.59837 y124.69924 y28.9121

29、8 y315.2415 y424.77724 y515.2415 y68.91218 y724.69924 y838.59837 y924.69924 y108.91218 y1115.2415 y1224.77724 y1315.2415 y148.91218 y1524.69924 y1638.59837 y1724.69924 表格 6-1 由上面仿真波形可以讀出結(jié)果。 經(jīng)比較，仿真結(jié)果與輸出信號理論值完全吻合。 且波形基本沒有毛刺，實驗完全符合設(shè)計要求。 總結(jié)總結(jié) 第一遍設(shè)計時，原本 d8 信號是直接進入乘法器 242，這樣輸出為 15 位，再 經(jīng)過四個延時器與左邊加起來的信號同步，最

30、后在進入一個加法器，此加法器 輸入信號為左邊來的 16 位信號，和乘法器 242 輸出的信號 15 位，各取前 8 位 信號相加，輸出最后結(jié)果。理論上，無論是輸入輸出信號的位數(shù)，還是考慮延 時同步，還是舍去的位數(shù)多少都沒有問題，所以我認為這種設(shè)計是可行的。 到了仿真模擬結(jié)果的時候，粗略一看，好像和 MATLAB 計算出的卷積結(jié)果 差不多，但是仔細一看發(fā)現(xiàn)雖然大部分結(jié)果都差不多，但有幾位數(shù)幾乎擴大了 一倍： 圖 6-1 仔細看，可以發(fā)現(xiàn)有 88，84，87 出現(xiàn)，其他位上出入不大。 為了解決這個問題我想可能是乘法器 242 的問題，雖然理論上說的通，但 是畢竟左邊和右邊的原理圖在位數(shù)和經(jīng)過延時器

31、順序上有了出入，也許問題就 出在這。于是重新修改了乘法器 mult242.，輸入 9 位輸出 16 位；修改了最后的 加法器 add888，輸入都為 16 位輸出為 8 位；增加一個延時器 dff89,接在 d8 信號 后面，輸入 8 位輸出 9 位，相當于右邊電路的第一級加法器產(chǎn)生的效果。修改 了延時器 dff15,由原來的 15 位改成了現(xiàn)在的 16 位。 這樣相當于 d8 信號先經(jīng)過延時器 dff89 輸出 9 位信號，進入乘法器 242 輸 出 16 位信號，再經(jīng)過 3 次延時器 dff15，達到和右邊信號同步的目的，最后進入 加法器 add888,取前 8 位和右邊得到的數(shù)據(jù)相加輸出結(jié)果。 果然這樣，再看最后的數(shù)據(jù)就正確了。另