Altera QuartusII警告分析

1、打造Altera QuartusII警告強(qiáng)帖(原創(chuàng))在QuartusII下進(jìn)行編譯和仿真的時候,會出現(xiàn)一堆warning,有的可以忽略,有的卻需要注意,雖然按F1可以了解關(guān)于該警告的幫助,但有時候幫助解釋的仍然不清楚,大家群策群力,把自己知道和了解的一些關(guān)于警告的問題都說出來討論一下,免得后來的人走彎路. 下面是我收集整理的一些,有些是自己的經(jīng)驗,有些是網(wǎng)友的,希望能給大家一點幫助,如有不對的地方,請指正,如果覺得好,請版主給點威望吧,謝謝1.Found clock-sensitive change during active clock edge at time on register 原因

2、：vector source file中時鐘敏感信號（如：數(shù)據(jù)，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確。措施：編輯vector source file2.Verilog HDL assignment warning at : truncated value with size to match size of target (原因:在HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定,如:reg4:0 a;而默認(rèn)為32位,將位數(shù)裁定到合適的大小措施:如果結(jié)果正確,無須加以修正,如果不想看到這個警告,可以改變設(shè)定的位數(shù)3.All reacha

3、ble assignments to data_out(10) assign 0, register removed by optimization原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port - changes to this connectivity may change fitting results原因:第9腳，空或接地或接上了電源措施:有時候定義了輸出端口，但輸出端直接賦0，便會被接地，賦1接電源。如果你的設(shè)計中這些端口就是這樣用的，那便可以不理會這些wa

4、rning5.Found pins functioning as undefined clocks and/or memory enables原因:是你作為時鐘的PIN沒有約束信息?？梢詫ο鄳?yīng)的PIN做一下設(shè)定就行了。主要是指你的某些管腳在電路當(dāng)中起到了時鐘管腳的 作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作為未定義的時鐘。措施:如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clock setting當(dāng)中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:AssignmentsTiming analy

5、sis settings.Individual clocks. 6.Timing characteristics of device EPM570T144C5 are preliminary原因:因為MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack措施:只影響 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled措施:將settin

6、g中的timing Requirements&Option-More Timing Setting-setting-Enable Clock Latency中的on改成OFF8.Found clock high time violation at 14.8 ns on register |counter|lpm_counter:count1_rtl_0|dffs11原因:違反了steup/hold時間，應(yīng)該是后仿真，看看波形設(shè)置是否和時鐘沿符合steup/hold時間措施:在中間加個寄存器可能可以解決問題 9.warning: circuit may not operate.detected

7、46 non-operational paths clocked by clock clk44 with clock skew larger than data delay原因:時鐘抖動大于數(shù)據(jù)延時,當(dāng)時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題,但這個問題多是在器件的最高頻率中才會出現(xiàn)措施：setting-timing Requirements&Options-Default required fmax 改小一些，如改到50MHZ10.Design contains input pin(s) that do not drive logic原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引腳）,所有的輸

8、入引腳需要有輸入邏輯措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅(qū)動.11.Warning：Found clock high time violation at 8.9ns on node TEST3.CLK原因：FF中輸入的PLS的保持時間過短措施：在FF中設(shè)置較高的時鐘頻率12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks - node(s) analyzed as buffer(s) resulting in clock skew原因:如果

9、你用的 CPLD 只有一組全局時鐘時，用全局時鐘分頻產(chǎn)生的另一個時鐘在布線中當(dāng)作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產(chǎn)生的問題都不一樣。措施:如果用有兩組以上全局時鐘的 FPGA 芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。13.Critical Warning: Timing requirements were not met. See Report window for details.原因：時序要求未滿足，措施：雙擊Compilation Report-Time Analyzer-紅色部分（如clock set

10、up:clk等）-左鍵單擊list path,查看fmax的SLACK REPORT再根據(jù)提示解決,有可能是程序的算法問題14.Cant achieve minimum setup and hold requirement along path(s). See Report window for details.原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關(guān),一般是由于多時鐘引起的措施：利用Compilation Report-Time Analyzer-紅色部分（如clock hold:clk等），在slack中觀察是hold time為負(fù)值還是setup tim

11、e 為負(fù)值，然后在：Assignment-Assignment Editor-To中增加時鐘名(from node finder)，Assignment Name中增加和多時鐘有關(guān)的Multicycle 和Multicycle Hold選項，如hold time為負(fù)，可使Multicycle hold的值multicycle,如設(shè)為2和1。15: Cant analyze file - file E:/quartusii/*/*.v is missing原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了措施：不管他，沒什么影響16.Warning: Cant find signal i

12、n vector source file for input pin |whole|clk10m原因：因為你的波形仿真文件（ vector source file ）中并沒有把所有的輸入信號(input pin)加進(jìn)去， 對于每一個輸入都需要有激勵源的17.Error: Cant name logic function scfifo0 of instance inst - function has same name as current design file原因：模塊的名字和project的名字重名了措施：把兩個名字之一改一下，一般改模塊的名字18.Warning: Using desig

13、n file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序而生成的，而不是用QUARTUS將文件添加進(jìn)本項目措施：無須理會，不影響使用19.Timing characteristics of device are

14、preliminary原因：目前版本的QuartusII只對該器件提供初步的時序特征分析措施：如果堅持用目前的器件，無須理會該警告。關(guān)于進(jìn)一步的時序特征分析會在后續(xù)版本的Quartus得到完善。20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family原因：用analyze_latches_as_synchronous_elements setting可以讓Quaruts II來分析同步鎖存，但目前的器件不支持這個特性措施：無須理會。時序分析可能將鎖存器分析成回路。但并不一定分析正確。其后果可能會導(dǎo)致顯示提醒用戶：改變設(shè)計來消除鎖 存器21.Warning:Found xx output pins without output pin load capacitance assignment（網(wǎng)友：gucheng82提供）原因：沒有給輸出管教指定負(fù)載電容措施：該功能用于估算TCO和功耗，可以不理會，也可以在Assignment Editor中為相應(yīng)的輸出管腳指定負(fù)載電容，以消除警告 22.Warning: Found 6 node(s) in clock pa