現(xiàn)代數(shù)字電子技術(shù)-原理圖輸入方法.ppt

1、第3章 現(xiàn)代數(shù)字電子技術(shù),在全國大學(xué)生電子設(shè)計(jì)競(jìng)賽題目中：1995年的題目二：“實(shí)用信號(hào)源的設(shè)計(jì)和制作” ；2005年的題目（A）：“正弦信號(hào)發(fā)生器”。（） 相同點(diǎn)：設(shè)計(jì)一個(gè)輸出信號(hào)頻率能等步長數(shù)控的正弦信號(hào)發(fā)生器。主要區(qū)別：輸出信號(hào)上限頻率：95年：20KHz；05年：10MHz ！ 顯然，面對(duì)05年的賽題，95年曾經(jīng)成功的設(shè)計(jì)工具、設(shè)計(jì)技術(shù)、設(shè)計(jì)方案、系統(tǒng)結(jié)構(gòu)、硬件實(shí)現(xiàn)、乃至部分設(shè)計(jì)理論都用不上了。,這意味著10年前曾經(jīng)是優(yōu)秀的電子設(shè)計(jì)工程師，如果不隨時(shí)代更新知識(shí)，10年后只能面臨被淘汰的命運(yùn)！,本章首先介紹 MAX+plus EDA開發(fā)工具軟件的安裝和操作指南，然后分別以原理圖輸入法和文

2、本輸入法為例詳細(xì)介紹FPGA/CPLD的開發(fā)步驟和方法。,EDA開發(fā)工具及技術(shù),1. MAX+plus的安裝方法,1. 1 安裝 運(yùn)行MAX+plus II目錄中的Baselinesetup.exe以完成安裝；,1.2 遵守協(xié)議 安裝成功后第一次運(yùn)行MAX+plus II時(shí)會(huì)彈出一個(gè)對(duì)話框提示遵守協(xié)議需要用鼠標(biāo)將下拉條拉到最后OK按鈕才會(huì)點(diǎn)亮，然后選擇OK按鈕即可，另外一種解決方法是按兩次TAB鍵后OK按鈕即可點(diǎn)亮。,1. MAX+plus的安裝方法,1.3 授權(quán)（LICENSE）文件 復(fù)制CRACK名稱為ALTERA.DAT的LICENSE文件，到MAX+plus II的安裝目錄下（如c:m

3、axplus2）。運(yùn)行MAX+plus II，進(jìn)入MAX+plus II集成環(huán)境，選擇OptionLicense Setup菜單，彈出一個(gè)對(duì)話框。按Browse按鈕，此時(shí)選擇前面復(fù)制時(shí)進(jìn)入的授權(quán)文件即可。,MAX+plus軟件授權(quán)操作提示對(duì)話框,2. MAX+plus原理圖輸入法,用MAX+plus II的原理圖輸入設(shè)計(jì)法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，不需要任何硬件描述語言知識(shí)，在掌握了數(shù)字邏輯電路的基本知識(shí)后，即可使用MAX+plus II提供EDA平臺(tái)，設(shè)計(jì)數(shù)字電路。 為了方便電路設(shè)計(jì)，設(shè)計(jì)者首先應(yīng)當(dāng)在計(jì)算機(jī)中建立自己的工程目錄。例如，將自己的全部EDA設(shè)計(jì)文件放在d:myeda文件夾中，而為圖形編

4、輯設(shè)計(jì)建立d:myedamygdf文件夾，為VHDL文本編輯設(shè)計(jì)建立d:myedamyvhdl等。,2.1 MAX+plus 原理圖輸入的基本操作,（1）圖形編輯界面,2.1.1 編輯圖形設(shè)計(jì)文件,執(zhí)行“File”“New”命令，彈出編輯文件類型對(duì)話框，選擇“Graphic Editor file”后按“OK”。,MAX+plus的圖形編輯界面,（2）進(jìn)入元器件選擇窗,由此輸入所需要的元件名,用戶自己設(shè)置的元件庫,基本邏輯元件庫,老式宏函數(shù)元件庫,參數(shù)可設(shè)置的強(qiáng)函數(shù)元件庫,基本邏輯元件庫中的元件,半加器（h_adder.gdf）設(shè)計(jì)項(xiàng)目示意圖,（3）圖形編輯界面上構(gòu)建原理圖,2.1.2 編譯設(shè)

5、計(jì)圖形文件 設(shè)計(jì)好的圖形文件一定要通過MAX+plusII的編譯。在MAX+plus集成環(huán)境下，執(zhí)行“MAX+plus”菜單下的“Compiler”命令，在彈出的編譯對(duì)話框按“START”鍵，即可對(duì)h_adder.gdf文件進(jìn)行編譯。,在編譯中，MAX+plusII自動(dòng)完成編譯網(wǎng)表提?。–ompiler Netlist Extractor）、數(shù)據(jù)庫建立（Database Builder）、邏輯綜合（Logic Synthesizer）、邏輯分割（Partitioner）、適配（Fitter）、延時(shí)網(wǎng)表提?。═iming SNF Extractor）和編程文件匯編（Assembler）等操作。,

6、2.1.3 產(chǎn)生元件符號(hào) 在MAX+plusII集成環(huán)境下，執(zhí)行“File”菜單下的“Create Default Symbol”命令，將通過編譯的GDF文件產(chǎn)生一個(gè)元件符號(hào)，并保存在工程目錄中。元件符號(hào)可以被其他圖形設(shè)計(jì)文件調(diào)用，實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。,半加器元件符號(hào),2.1.4 功能仿真設(shè)計(jì)文件 仿真，也稱為模擬（Simulation），是對(duì)電路設(shè)計(jì)的一種間接的檢測(cè)方法。對(duì)電路設(shè)計(jì)的邏輯行為和功能進(jìn)行模擬檢測(cè)，可以獲得許多設(shè)計(jì)錯(cuò)誤及改進(jìn)方面的信息。對(duì)于大型系統(tǒng)的設(shè)計(jì)，能進(jìn)行可靠、快速、全面的仿真尤為重要。 仿真包括編輯波形文件、波形文件存盤和執(zhí)行仿真文件等操作。,h_adder的仿真結(jié)

7、果,上述的仿真僅是用來檢查設(shè)計(jì)電路的邏輯功能是否正確，與實(shí)際編程下載的目標(biāo)芯片還沒有聯(lián)系。為了獲得與目標(biāo)器件對(duì)應(yīng)的、精確的時(shí)序仿真文件，在對(duì)文件編譯前必須選定設(shè)計(jì)項(xiàng)目的目標(biāo)器件，在Max+plusII環(huán)境中主要選Altera公司的FPGA或CPLD。 編程下載包括選擇目標(biāo)芯片、引腳鎖定、編譯和編程下載等操作。 完成選擇目標(biāo)芯片、引腳鎖定再編譯后再進(jìn)行的仿真稱為時(shí)序仿真，此時(shí)的仿真是針對(duì)具體的目標(biāo)芯片進(jìn)行的。,2.1.5 編程下載設(shè)計(jì)文件,（1）選擇目標(biāo)芯片 執(zhí)行“Assign”的“Device”命令，選擇下載芯片型號(hào)。在“Device Family”中選擇“FLE10K”，在Device列表中

8、選擇“EPF10KLC84-4”芯片型號(hào)。,（2）鎖定引腳 選擇EDA實(shí)驗(yàn)/開發(fā)設(shè)備GW48的實(shí)驗(yàn)結(jié)構(gòu)圖NO.6； 用“鍵7”和“鍵8”分別作為A、B輸入按鍵，接PIO12和PIO13； 用“D8”和“D7”作為設(shè)計(jì)電路的進(jìn)位CO與和SO輸出顯示 接PIO23和PIO22 。,2.1.6 設(shè)計(jì)電路硬件調(diào)試 按實(shí)驗(yàn)板上的“模式選擇”鍵，選擇模式NO.6，執(zhí)行向EPF10K10編程下載配置后，按動(dòng)GW48實(shí)驗(yàn)板上的高低電平輸入鍵“鍵7”和“鍵8”，得到A、B不同的輸入組合；觀察“D8”和“D7”發(fā)光二極管顯示的結(jié)果是否正確。,步驟1：為本項(xiàng)工程設(shè)計(jì)建立文件夾,注意： 文件夾名不能用中文，且不可帶空

9、格。,以 1 位全加器的設(shè)計(jì)為例,3.1 原理圖輸入法的基本設(shè)計(jì)步驟,3. FPGACPLD開發(fā)方法和步驟,為設(shè)計(jì)全加器 新建一個(gè)文 件夾作工作庫,文件夾名取為 My_EDA 注意，不可 用中文！,步驟2：輸入設(shè)計(jì)項(xiàng)目和存盤,進(jìn)入MAX+plusII，建立一個(gè)新的設(shè)計(jì)文件,使用原理圖輸入 方法設(shè)計(jì)，必須 選擇打開原理圖 編輯器,新建一個(gè)設(shè) 計(jì)文件,元件輸入對(duì)話框,首先在這里用鼠標(biāo) 右鍵產(chǎn)生此窗，并 選擇“Enter Symbol” 輸入一個(gè)元件,然后用鼠標(biāo) 雙擊這基本 硬件庫,這是基本硬件 庫中的各種 邏輯元件,也可在這里輸 入元件名，如 2輸入與門 AND2，輸出,將所需元件全部調(diào)入原理圖編

10、輯窗,連接好的原理圖,輸出引腳： OUTPUT,輸入引腳： INPUT,將他們連接 成半加器,連接好原理圖并存盤,首先點(diǎn) 擊這里,文件名取為： h_adder.gdf,注意，要存在 自己建立的 文件夾中,步驟3：將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(PROJECT),首先點(diǎn) 擊這里,然后選擇此項(xiàng)， 將當(dāng)前的原理圖 設(shè)計(jì)文件設(shè)置成 工程,最后注意此路 徑指向的改變,將當(dāng)前設(shè)計(jì)文件設(shè)置成工程文件,注意，此路徑指 向當(dāng)前的工程！,步驟4：選擇目標(biāo)器件并編譯,選擇最后實(shí)現(xiàn)本項(xiàng)設(shè)計(jì)的目標(biāo)器件,首先選擇這里,器件系列選 擇窗，選擇 ACEX1K系列,根據(jù)實(shí)驗(yàn)板上的 目標(biāo)器件型號(hào)選 擇，如選EP1K30,注意，首先消去

11、 這里的勾，以便 使所有速度級(jí)別 的器件都能顯示 出來,對(duì)工程文件進(jìn)行編譯、綜合和適配等操作,選擇編譯器,編譯窗,完成編譯！,步驟5：時(shí)序仿真,(1) 建立波形文件,首先選擇此項(xiàng)， 為仿真測(cè)試新 建一個(gè)文件,選擇波形 編輯器文件,(2) 輸入信號(hào)節(jié)點(diǎn),從SNF文件中 輸入設(shè)計(jì)文件 的信號(hào)節(jié)點(diǎn),點(diǎn)擊“LIST”,SNF文件中 的信號(hào)節(jié)點(diǎn),（3）列出并選擇需要觀察的信號(hào)節(jié)點(diǎn),用此鍵選擇左窗 中需要的信號(hào) 進(jìn)入右窗,最后點(diǎn)擊“OK”,圖4-9 列出并選擇需要觀察的信號(hào)節(jié)點(diǎn),(4) 設(shè)置波形參量,在Options菜單中消去網(wǎng)格對(duì)齊Snap to Grid的選擇(消去對(duì)勾),消去這里的勾， 以便方便設(shè)置

12、 輸入電平,(5)設(shè)定仿真時(shí)間,選擇END TIME 調(diào)整仿真時(shí)間 區(qū)域。,選擇60微秒 比較合適,(6) 加上輸入信號(hào),為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù),(7) 波形文件存盤,保存仿真波形文件,用此鍵改變仿真 區(qū)域坐標(biāo)到合適 位置。,點(diǎn)擊1，使拖黑 的電平為高電平,(8) 運(yùn)行仿真器,運(yùn)行仿真器,選擇仿真器,運(yùn)行仿真器,(9) 觀察分析半加器仿真波形,半加器h_adder.gdf的仿真波形,(10) 為了精確測(cè)量半加器輸入與輸出波形間的延時(shí)量，可打開時(shí)序分析器,打開延時(shí)時(shí)序分析窗,選擇時(shí)序分析器,輸入輸出 時(shí)間延遲,步驟6：引腳鎖定,可選擇鍵8作為半 加器的輸入“a”,選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖6

13、,選擇鍵7作為半加 器的輸入“b”,可選擇發(fā)光管8 作為半加器的 進(jìn)位輸出“co”,可選擇發(fā)光管7 作為半加器的 和輸出“so”,選擇實(shí)驗(yàn)板上 插有的目標(biāo)器件,目 標(biāo) 器 件 引 腳 名 和 引 腳 號(hào) 對(duì) 照 表,鍵8的引腳名,鍵8的引腳名 對(duì)應(yīng)的引腳號(hào),引腳對(duì)應(yīng)情況 實(shí)驗(yàn)板位置 半加器信號(hào) 通用目標(biāo)器件引腳名 EP1K30TC144引腳號(hào) 1、鍵8： a PIO13 27 2、鍵7 b PIO12 26 3、發(fā)光管8 co PIO23 39 4、發(fā)光管7 so PIO22 38,選擇引腳 鎖定選項(xiàng),引腳窗,此處輸入 信號(hào)名,此處輸入 引腳名,按鍵 “ADD”即可,注意引腳屬性 錯(cuò)誤引腳名將

14、 無正確屬性！,再編譯一次， 將引腳信息 進(jìn)去,步驟7：編程下載,(1) 再編譯1次將引腳信息編譯進(jìn)去,選擇編程器， 準(zhǔn)備將設(shè)計(jì) 好的半加器 文件下載到目 器件中去,編程窗,(2) 打開編程器窗口,（3）設(shè)置編程下載方式,在編程窗打開 的情況下選擇 下載方式設(shè)置,選擇此項(xiàng)下 載方式,步驟7：編程下載,(1) 下載方式設(shè)定。,圖4-18 設(shè)置編程下載方式,（4） 向EF1K30下載配置文件,下載（配置） 成功！,若鍵8、7 為高電平,進(jìn)位“co”為1 和“so”為0,選擇電路 模式為“6”,模式選擇鍵,步驟8： 包裝元件入庫,選擇菜單“File”“Open”，在“Open”對(duì)話框中選擇原理圖編輯

15、文件選項(xiàng)“Graphic Editor Files”，然后選擇h_adder.gdf，重新打開半加器設(shè)計(jì)文件，然后選擇 “File”菜單的“Create Default Symbol”項(xiàng)，將當(dāng)前文件變成了一個(gè)包裝好的單一元件(Symbol)，并被放置在工程路徑指定的目錄中以備后用。,步驟9：設(shè)計(jì)頂層文件,(1) 仿照前面的“步驟2”，打開一個(gè)新的原理圖編輯窗口,在頂層編輯窗中調(diào)出已設(shè)計(jì)好的半加器元件,(2) 完成全加器原理圖設(shè)計(jì)，并以文件名f_adder.gdf存在同一目錄中。,(3) 將當(dāng)前文件設(shè)置成Project，并選擇目標(biāo)器件為EPF10K10LC84-4。,(4) 編譯此頂層文件f_a

16、dder.gdf，然后建立波形仿真文件。,在頂層編輯窗中設(shè)計(jì)好全加器,(5) 對(duì)應(yīng)f_adder.gdf的波形仿真文件，參考圖中輸入信號(hào)cin、bin和ain輸入信號(hào)電平的設(shè)置，啟動(dòng)仿真器Simulator，觀察輸出波形的情況。,(6) 鎖定引腳、編譯并編程下載，硬件實(shí)測(cè)此全加器的邏輯功能。,1位全加器的時(shí)序仿真波形,設(shè)計(jì)流程歸納,MAX+plusII一般設(shè)計(jì)流程,2位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì),1. 設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器,(1) 設(shè)計(jì)電路原理圖。,用74390設(shè)計(jì)一個(gè)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器,(2) 計(jì)數(shù)器電路實(shí)現(xiàn),調(diào)出元件74390,從Help中了解74390的詳細(xì)功能,(3)

17、波形仿真,兩位十進(jìn)制計(jì)數(shù)器工作波形,2. 頻率計(jì)主結(jié)構(gòu)電路設(shè)計(jì),兩位十進(jìn)制頻率計(jì)頂層設(shè)計(jì)原理圖文件,兩位十進(jìn)制頻率計(jì)測(cè)頻仿真波形,3. 測(cè)頻時(shí)序控制電路設(shè)計(jì),測(cè)頻時(shí)序控制電路,測(cè)頻時(shí)序控制電路工作波形,4. 頻率計(jì)頂層電路設(shè)計(jì),頻率計(jì)頂層電路原理圖(文件：ft_top.gdf),頻率計(jì)工作時(shí)序波形,實(shí)驗(yàn)?zāi)康模菏煜ぴ韴D輸入法中74系列等宏功能元件的使用方法，掌握更復(fù)雜的原理圖層次化設(shè)計(jì)技術(shù)和數(shù)字系統(tǒng)設(shè)計(jì)方法，完成8位十進(jìn)制頻率計(jì)的設(shè)計(jì)。 原理說明：利用第2節(jié)介紹的2位計(jì)數(shù)器模塊連接它們的計(jì)數(shù)進(jìn)位，用4個(gè)計(jì)數(shù)模塊就能完成一個(gè)8位有時(shí)鐘使能的計(jì)數(shù)器；對(duì)于測(cè)頻控制器的控制信號(hào)，在仿真過程中應(yīng)該注意它們可能的毛刺現(xiàn)象。最后按照第2節(jié)中的設(shè)計(jì)流程和方法即可完成全