第6章 存儲(chǔ)器.ppt

1、第6章內(nèi)存教育內(nèi)容6.1概要6.1.1內(nèi)存的分類(lèi)6.1.2半導(dǎo)體內(nèi)存的性能指標(biāo)6.2隨機(jī)存取內(nèi)存RAM。 6.2.1半導(dǎo)體存儲(chǔ)器的一般結(jié)構(gòu)及結(jié)構(gòu)6.2.2靜態(tài)RAM 6.2.3動(dòng)態(tài)RAM 6.2.4 RAM存儲(chǔ)器容量的擴(kuò)展方法6.2.5 RAM存儲(chǔ)器與CPU的連接6.3只讀存儲(chǔ)器ROM 6.3.1只讀存儲(chǔ)器的結(jié)構(gòu)6.6 子系統(tǒng)與CPU主系統(tǒng)的連接6.5.2 8086CPU的最小模式與靜態(tài)RAM的連接6.5.3存儲(chǔ)器芯片與CPU的連接時(shí)應(yīng)注意的問(wèn)題是，教育目標(biāo)1掌握半導(dǎo)體存儲(chǔ)器的分類(lèi)和特征。 2了解半導(dǎo)體存儲(chǔ)器的性能指標(biāo)、結(jié)構(gòu)。 3了解靜態(tài)RAM、動(dòng)態(tài)RAM、ROM的結(jié)構(gòu)特征。 4了解內(nèi)存系統(tǒng)和

2、CPU系統(tǒng)的連接方法。 重點(diǎn)內(nèi)容1內(nèi)存的分類(lèi)、特征和性能指標(biāo)。 2半導(dǎo)體存儲(chǔ)器的構(gòu)造。 3靜態(tài)RAM結(jié)構(gòu)。 4動(dòng)態(tài)RAM結(jié)構(gòu)。 5 RAM存儲(chǔ)容量的擴(kuò)展方法。 6 RAM內(nèi)存和處理器的連接。 7 ROM結(jié)構(gòu)及分類(lèi)。 8內(nèi)存系統(tǒng)和CPU系統(tǒng)的連接示例。 難點(diǎn)內(nèi)容存儲(chǔ)系統(tǒng)和CPU系統(tǒng)的連接示例。 學(xué)時(shí)數(shù)4學(xué)時(shí)，6.1概要6.1.1存儲(chǔ)器的分類(lèi)按信息存儲(chǔ)方式，半導(dǎo)體存儲(chǔ)器分為隨機(jī)存取存儲(chǔ)器RAM和只讀存儲(chǔ)器ROM。 隨機(jī)存取存儲(chǔ)器的RAM存儲(chǔ)器中的信息可以隨時(shí)讀出或?qū)懭搿?留言高速無(wú)限次。 關(guān)閉電源將導(dǎo)致存儲(chǔ)器中的信息丟失。 只讀存儲(chǔ)器ROM在工作狀態(tài)下只能進(jìn)行讀取而不能寫(xiě)入，寫(xiě)入時(shí)的速度大大低于讀

3、取的速度，或者只能進(jìn)行有限的寫(xiě)入(有寫(xiě)入壽命)，即使切斷電源也不會(huì)丟失存儲(chǔ)器中的數(shù)據(jù)。 6.1.2半導(dǎo)體存儲(chǔ)器的性能指標(biāo)1、存儲(chǔ)器容量糾正功能中的存儲(chǔ)器容量一般以字節(jié)B(Byte )為基本單位，更大的單位為KB(1024B )、MB(1024kB )、GB(1024MB )，針對(duì)具體的使用狀況的描述，為n (存儲(chǔ)器單元數(shù)) 2 .存取速度內(nèi)存儲(chǔ)器的存取速度通常以最大存取時(shí)間或存取周期描述。 3 .功耗半導(dǎo)體存儲(chǔ)器的功耗包括“維持功耗”和“操作功耗”。 “維持功耗”總是小于“操作功耗”。 4 .可靠性是指存儲(chǔ)器抵抗外部電磁場(chǎng)、溫度等要素的變化干擾的能力。 5 .價(jià)格，6.2隨機(jī)存取存儲(chǔ)器RAM包

4、括靜態(tài)RAM和動(dòng)態(tài)RAM。 6.2.1半導(dǎo)體存儲(chǔ)器的一般結(jié)構(gòu)和結(jié)構(gòu)，1、存儲(chǔ)器矩陣的基本電路是能夠存儲(chǔ)二進(jìn)制信息的電路。 是存儲(chǔ)體的基本電路的集合體，經(jīng)常使用的是N1、N4、N8。 2 .解碼從地址解碼器CPU發(fā)送的地址信號(hào)以生成選通信號(hào)，并選擇由該地址指定的存儲(chǔ)體。 解碼的方式分為單解碼和雙解碼。 (1)在每個(gè)單解碼方式存儲(chǔ)體中使用1條柵極信號(hào)線，若柵極信號(hào)有效則選擇存儲(chǔ)體。 柵極信號(hào)線的數(shù)量與存儲(chǔ)體的數(shù)量相同。 (2)針對(duì)每個(gè)雙解碼方式存儲(chǔ)體，由兩個(gè)選通信號(hào)進(jìn)行控制(行、列選通)，僅在兩個(gè)選通信號(hào)同時(shí)有效的情況下，選擇存儲(chǔ)體。 柵極信號(hào)線的數(shù)量比存儲(chǔ)體數(shù)量大幅減少。 3 .存儲(chǔ)器控制電路的

5、讀寫(xiě)控制信號(hào)中有(1)OD(Output Disable ) :禁止輸出讀取端子。 高電平有效。 (2)OE(Output Disable ) :輸出開(kāi)路引腳端子。 高電平有效。 (3) (Read/Write ) :讀取/寫(xiě)入控制讀取端子。 高電平是領(lǐng)先，低電平是寫(xiě)入。 (4) :寫(xiě)入開(kāi)放讀出端子、低電平有效時(shí)，數(shù)據(jù)總線上的數(shù)據(jù)被寫(xiě)入到被尋址的單元中。 4 .三態(tài)雙向緩沖器的三態(tài)：高電平、低電平和高電阻狀態(tài)。 三態(tài)雙向緩沖的作用：讀寫(xiě)內(nèi)存體時(shí)與外部總線連通，在其他狀態(tài)下與外部總線隔離(高阻抗?fàn)顟B(tài))。6.2.2靜態(tài)RAM 1、NMOS靜態(tài)基本存儲(chǔ)電路(1)NMOS靜態(tài)基本存儲(chǔ)電路1)NMOS靜

6、態(tài)基本存儲(chǔ)電路的構(gòu)成。 NMOS靜態(tài)基本存儲(chǔ)電路可以按照?qǐng)D6圖5所示的電路結(jié)構(gòu)存儲(chǔ)各位的二進(jìn)制信息。 由T1T6的6個(gè)晶體管、字(或行)選擇線、d和數(shù)據(jù)或位線構(gòu)成。 T1T4構(gòu)成雙穩(wěn)觸發(fā)器，T1、T3是負(fù)載管，T5、T6的柵極由地址解碼信號(hào)(字選擇線或行選擇線)控制。 2)NMOS靜態(tài)基本存儲(chǔ)器電路的動(dòng)作過(guò)程靜止?fàn)顟B(tài)：有2種穩(wěn)定狀態(tài)，T1導(dǎo)通T3截止為“1”，T3導(dǎo)通T1截止為“0”。 讀出動(dòng)作： T5、T6導(dǎo)通，進(jìn)行非破壞讀出。 寫(xiě)入動(dòng)作： T5、T6導(dǎo)通，使由T1T4構(gòu)成的雙穩(wěn)定觸發(fā)器強(qiáng)制地追隨外部狀態(tài)。 (2)CMOS靜態(tài)基本存儲(chǔ)電路1)CMOS靜態(tài)基本存儲(chǔ)電路的結(jié)構(gòu)： CMOS靜態(tài)基本

7、存儲(chǔ)電路如圖6-6所示。 T3、T5是n溝道增強(qiáng)型MOS管，它們交叉耦合，構(gòu)成一個(gè)觸發(fā)。 負(fù)載管T2、T4是p溝道增強(qiáng)型MOS管，T1、T6是n溝道增強(qiáng)型MOS管，設(shè)為控制柵極。 T2、T3、T4、T5構(gòu)成雙穩(wěn)觸發(fā)電路。 2)CMOS靜態(tài)基本存儲(chǔ)器電路工作過(guò)程：與NMOS類(lèi)似。 2、靜態(tài)RAM的電路結(jié)構(gòu)圖6-7是靜態(tài)RAM芯片的結(jié)構(gòu)示意圖，其電容為2561位，圖中的各塊表示一個(gè)6管的基本存儲(chǔ)單元。 當(dāng)A7A0輸入地址00010010時(shí)，可以通過(guò)雙地址解碼，在、或的控制下，對(duì)18號(hào)基本存儲(chǔ)單元進(jìn)行讀取或?qū)懭搿?對(duì)于256字節(jié)的SRAM，可以連接8枚相同的芯片構(gòu)成2568位的SRAM，存取時(shí)，位于

8、相同位置的基本存儲(chǔ)單元可以同時(shí)，即可以同時(shí)讀寫(xiě)8位的數(shù)據(jù)，實(shí)現(xiàn)針對(duì)字節(jié)的操作。 3、靜態(tài)RAM芯片示例6116是高速靜態(tài)CMOS隨機(jī)存儲(chǔ)器。 容量為20488位。 6.2.3動(dòng)態(tài)RAM 1、動(dòng)態(tài)基本存儲(chǔ)器電路(1)動(dòng)態(tài)基本存儲(chǔ)器電路的構(gòu)成動(dòng)態(tài)基本存儲(chǔ)器電路是以用MOS管的柵極和源極間的寄生電容保存電荷的方式來(lái)存儲(chǔ)信息，由于單管集成度高而被廣泛采用。 圖6-9表示動(dòng)態(tài)基存儲(chǔ)電路的構(gòu)成。 這包括單個(gè)場(chǎng)效應(yīng)晶體管Q1，C1是其極間電容(為了保存有無(wú)電荷)。 Q1、Q2分別是行、列的柵極控制。 (2)當(dāng)動(dòng)態(tài)基本存儲(chǔ)器電路的動(dòng)作過(guò)程行、列柵極后Q1、Q2導(dǎo)通時(shí)，可進(jìn)行存儲(chǔ)器的讀出、寫(xiě)入。 由于分布電容C

9、2的存在，C1上的電荷部分地轉(zhuǎn)移到C2上，C1上的電荷減少。 即，該讀出具有破壞性，并且在讀出之后必須充電C1。 2、動(dòng)態(tài)存儲(chǔ)器芯片示例(略) 3、動(dòng)態(tài)存儲(chǔ)器的刷新方式中，由于在容量上經(jīng)常存在泄漏，因此隨著時(shí)間經(jīng)過(guò)，容量上的電荷不足以表示其應(yīng)有的狀態(tài)。 為了解決這個(gè)問(wèn)題，必須每隔一定時(shí)間對(duì)容量進(jìn)行充電，這就是刷新。 CPU利用刷新周期進(jìn)行刷新動(dòng)作，刷新周期多等于讀/寫(xiě)周期。 根據(jù)刷新周期時(shí)間，通常有(1)定時(shí)集中刷新方式這3種刷新方式。 在允許的信息保留時(shí)間內(nèi)集中更新所有存儲(chǔ)。 刷新過(guò)程中不能對(duì)內(nèi)存進(jìn)行讀寫(xiě)。 (2)異步刷新方式。 無(wú)論CPU操作如何，系統(tǒng)都會(huì)定期更新。 必須設(shè)置讀寫(xiě)循環(huán)和刷新

10、循環(huán)的選擇電路，如果兩者沖突，則讀寫(xiě)循環(huán)的時(shí)間增加。 (3)同步刷新方式。 在命令的每個(gè)命令周期，利用CPU不進(jìn)行讀寫(xiě)動(dòng)作的時(shí)間進(jìn)行刷新動(dòng)作，避免多馀的刷新時(shí)間。 4 .同步刷新方式的例子(省略)，隨機(jī)存取存儲(chǔ)器RAM的特征：存儲(chǔ)器中的信息可以隨時(shí)進(jìn)行讀取或?qū)懭搿?留言高速無(wú)限次。 關(guān)閉電源將導(dǎo)致存儲(chǔ)器中的信息丟失。 靜態(tài)RAM與動(dòng)態(tài)RAM的比較：靜態(tài)RAM :集成度低(單位芯片上的內(nèi)存容量小)、價(jià)格高、功耗高、易于使用、速度快。動(dòng)態(tài)RAM :集成度高(單位芯片上的存儲(chǔ)器容量大)，廉價(jià)、低功耗，需要更新，因此難以使用，與靜態(tài)RAM相比動(dòng)作速度慢。 另外，6.2.4 RAM存儲(chǔ)器容量的擴(kuò)展方法1

11、、位擴(kuò)展方式存儲(chǔ)器的位數(shù)不足時(shí)，可將多個(gè)存儲(chǔ)器組合成1位數(shù)多的存儲(chǔ)器。 擴(kuò)展方法：各內(nèi)存的地址線、芯片選擇和讀/寫(xiě)控制線并聯(lián)連接，各內(nèi)存的數(shù)據(jù)線獨(dú)立，獲得更多的數(shù)據(jù)位數(shù)。 擴(kuò)展后存儲(chǔ)體數(shù)不變，存儲(chǔ)體的比特?cái)?shù)增加。 另外，在字?jǐn)U展方式存儲(chǔ)器的存儲(chǔ)體數(shù)不足的情況下，可以將多個(gè)存儲(chǔ)器組合成一個(gè)存儲(chǔ)體數(shù)多的存儲(chǔ)器。 擴(kuò)展的方法：各存儲(chǔ)器的數(shù)據(jù)線、地址線及讀/寫(xiě)控制線都并聯(lián)連接，芯片選擇用于獨(dú)立地區(qū)分各芯片地址，通常應(yīng)該使各芯片地址相鄰，得到更多的存儲(chǔ)體數(shù)。 擴(kuò)張后的記憶體位數(shù)不變，記憶庫(kù)數(shù)增加。 3、字位擴(kuò)展方式同時(shí)進(jìn)行位擴(kuò)展和字?jǐn)U展。 也就是說(shuō)，這兩種擴(kuò)展方式的組合。 在圖6-13中，每?jī)蓚€(gè)2114

12、(1K4)獲得一對(duì)比特?cái)U(kuò)展的1K8內(nèi)存，并且這種4對(duì)存儲(chǔ)器的字?jǐn)U展的4K8內(nèi)存。 即用8張1K4的存儲(chǔ)器得到1個(gè)4K8存儲(chǔ)器。 6.2.5 RAM存儲(chǔ)器和CPU的連接這里主要考慮靜態(tài)RAM的情況。 1 .數(shù)據(jù)總線的連接對(duì)于內(nèi)部有三態(tài)緩沖區(qū)(現(xiàn)在幾乎沒(méi)有內(nèi)存)的內(nèi)存，可以直接連接到CPU的數(shù)據(jù)總線。 在系統(tǒng)數(shù)據(jù)總線上的大量設(shè)備可能占用存儲(chǔ)器和CPU之間的數(shù)據(jù)收發(fā)器(圖2-9中的8286) 2，連接地址總線的CPU的地址總線通常被分成兩部分。 另一部分由解碼器解碼，并且產(chǎn)生的芯片選擇信號(hào)被連接到存儲(chǔ)器中的芯片選擇端子(一般是高地址部分)。 3 .如果在最小系統(tǒng)中使用控制總線連接，則如圖6-14所示

13、，在、和中獲取存儲(chǔ)器所需的和。 在最大系統(tǒng)中，總線控制器8288生成存儲(chǔ)器所需的讀/寫(xiě)信號(hào)。 6.3只讀存儲(chǔ)器ROM只讀存儲(chǔ)器的特征：在工作狀態(tài)下只能讀寫(xiě)，或者寫(xiě)入時(shí)的速度大大低于讀取速度，或者只能進(jìn)行有限次的寫(xiě)入(有寫(xiě)入壽命)，即使切斷電源，存儲(chǔ)器中的數(shù)據(jù)也不會(huì)丟失。 6.3.1只讀存儲(chǔ)器的結(jié)構(gòu)，6.3.2只讀存儲(chǔ)器的分類(lèi)只讀存儲(chǔ)器ROM分為以下三種： 1、掩蔽模式ROM (掩蔽編程ROM )簡(jiǎn)稱(chēng)ROM，制造商在工廠對(duì)信息進(jìn)行光刻芯片工作中2 .現(xiàn)場(chǎng)編程ROM簡(jiǎn)稱(chēng)PROM，采用保險(xiǎn)絲結(jié)構(gòu)，用戶可以進(jìn)行一次寫(xiě)入，由于寫(xiě)入是以燒斷保險(xiǎn)絲的方法完成的，保險(xiǎn)絲燒斷后不能再次投入，所以寫(xiě)入是一次性的。

14、 3 .可重寫(xiě)可編程PROM(Erasble Programmable ROM )被簡(jiǎn)稱(chēng)為EPROM，用戶可以自己寫(xiě)入也可以用紫外光照射的方法擦除。 此外，也被稱(chēng)為電擦除的EEPROM。 6.3.3 PROM基本存儲(chǔ)電路熔絲型PROM基本存儲(chǔ)電路，如圖6-17所示，由一個(gè)雙極晶體管TXY、行線和列線組成。 TXY集電極與正電源VCC連接，基極與行線x連接，發(fā)射極與保險(xiǎn)絲的后接列線y連接。 保險(xiǎn)絲一有大電流就熔斷。 6.3.4典型的PROM芯片概述(省略)、6.4高速緩沖存儲(chǔ)器Cache總線帶寬問(wèn)題：有高速CPU和高速存儲(chǔ)器后，數(shù)據(jù)的傳輸速度不一定高。 連接兩者的數(shù)據(jù)總線的帶寬不高，因此限制了C

15、PU和存儲(chǔ)器之間的數(shù)據(jù)傳輸速度。 6.4.1 Cache存儲(chǔ)器原理1、原理在主存儲(chǔ)器和CPU之間設(shè)置小容量的高速存儲(chǔ)器Cache，Cache一般使用高速靜態(tài)RAM，放置在CPU內(nèi)時(shí)，CPU和Cache之間的信息交換速度變快。在系統(tǒng)工作時(shí)將主存儲(chǔ)器的當(dāng)前使用的部分保存到Cache，對(duì)于該部分，CPU不是訪問(wèn)主存儲(chǔ)器，而是訪問(wèn)Cache，使用完畢后將Cache的數(shù)據(jù)保存到主存儲(chǔ)器。 這減輕了數(shù)據(jù)總線帶寬不足的沖突，提高了系統(tǒng)的運(yùn)行速度。 其他戰(zhàn)略。 6.5內(nèi)存系統(tǒng)和CPU系統(tǒng)的連接示例6.5.1 EPROM、RAM子系統(tǒng)和CPU主系統(tǒng)的連接、一個(gè)8KB EPROM、4KB RAM的存儲(chǔ)器子系統(tǒng)和CPU主系統(tǒng)的連接如圖6-22所示。 在圖中，2716是2K8位ROM，2114是1K4位靜態(tài)RAM，8205是4輸入8輸出解碼器。 請(qǐng)?jiān)趫D中的后面連接變頻器。 1數(shù)據(jù)總線的連接。 2內(nèi)存使用的地址線的連接。 3未使用內(nèi)存的地址線的連接。 4解碼器和地址分配。 在6.5.2 8086CPU的最小模式和靜態(tài)RAM的連接圖中，2142是1K4位靜態(tài)RAM，上面的2張構(gòu)成1K8位的下位8位組，下面的2張構(gòu)成1K8位的上位8位組。