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1、數(shù)字集成電路設(shè)計(jì)2011第5章 CMOS反相器,許曉琳 () 合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,CMOS反相器. 2,本章重點(diǎn),反相器完整性、性能和能量指標(biāo)的定量分析 反相器設(shè)計(jì)的優(yōu)化,CMOS反相器. 3,5.1 引言,成本：用復(fù)雜性和面積來表示 完整性和穩(wěn)定性：用靜態(tài)(即穩(wěn)態(tài))特性來表示 性能：由動(dòng)態(tài)(即瞬態(tài))響應(yīng)決定 能量效率：由能耗和功耗決定,CMOS反相器. 4,5.2 靜態(tài)CMOS反相器：直觀綜述,圖5.1 靜態(tài)CMOS反相器,圖5.2 CMOS反相器的開關(guān)模型,CMOS反相器. 5,靜態(tài)CMOS的重要特性,電壓擺幅等于電源電壓 高噪聲容限 邏輯電平與器件的相對尺寸無關(guān) 晶體管可

2、以采用最小尺寸 無比邏輯 穩(wěn)態(tài)時(shí)在輸出和Vdd 或GND之間總存在一條具有有限電阻的通路 低輸出阻抗 (k) 輸入阻抗較高 (MOS管的柵實(shí)際上是一個(gè)完全的絕緣體) 穩(wěn)態(tài)輸入電流幾乎為0 在穩(wěn)態(tài)工作情況下電源線和地線之間沒有直接的通路(即此時(shí)輸入和輸出保持不變) 沒有靜態(tài)功率 傳播延時(shí)是晶體管負(fù)載電容和電阻的函數(shù),CMOS反相器. 6,回顧：短溝道 I-V圖 (NMOS),ID (A),VDS (V),X 10-4,VGS = 1.0V,VGS = 1.5V,VGS = 2.0V,VGS = 2.5V,W/L = 1.5, VDD = 2.5V, VT = 0.4V 圖3.19(b) 0.25

3、m CMOS工藝的短溝NMOS晶體管的I-V特性,Early Velocity Saturation,CMOS反相器. 7,回顧：短溝道 I-V圖 (PMOS),所有的電壓和電流的極性都反過來了,W/L = 1.5, VDD = 2.5V, VT = -0.4V 圖3.21 0.25m CMOS工藝的短溝PMOS晶體管的I-V特性,CMOS反相器. 8,轉(zhuǎn)換PMOS I-V線,以 Vin, Vout和IDn作為選擇的變量,IDSp = -IDSn VGSn = Vin ；VGSp = Vin - VDD VDSn = Vout ；VDSp = Vout - VDD,IDp,IDn,IDn,VD

4、Sp,VDSp,Vout,圖5.3 將PMOS I-V特性轉(zhuǎn)換至公共坐標(biāo)系(假設(shè)VDD=2.5V),CMOS反相器. 9,靜態(tài)CMOS 反相器的負(fù)載線,圖5.4 靜態(tài)CMOS反相器中NMOS和PMOS管的負(fù)載曲線(VDD=2.5V),I,Dn,V,out,V,in,= 2.5,V,in,= 2,V,in,= 1.5,V,in,= 0,V,in,= 0.5,V,in,= 1,NMOS,V,in,= 0,V,in,= 0.5,V,in,= 1,V,in,= 1.5,V,in,= 2,V,in,= 2.5,V,in,= 1,V,in,= 1.5,PMOS,CMOS反相器. 10,CMOS 反相器的

5、VTC,圖5.5 由圖5.4(VDD=2.5V)推導(dǎo)出的CMOS反相器的VTC,V,in,0.5,1,1.5,2,2.5,NMOS res,PMOS off,NMOS sat,PMOS sat,NMOS off,PMOS res,NMOS sat,PMOS res,NMOS res,PMOS sat,Vout 2.5 2 1.5 1 0.5,CMOS反相器. 11,CMOS 反相器：動(dòng)態(tài)特性的開關(guān)模型,門的響應(yīng)時(shí)間是由通過電阻Rp充電電容CL(電阻Rn放電電容CL)所需要的時(shí)間決定的,圖5.6 靜態(tài)CMOS反相器動(dòng)態(tài)特性的開關(guān)模型,CMOS反相器. 12,5.3 CMOS反相器穩(wěn)定性的評估：靜

6、態(tài)特性,5.3.1 開關(guān)閾值 開關(guān)閾值VM定義為Vin = Vout的點(diǎn)(在此區(qū)域由于VDS = VGS ，PMOS和NMOS總是飽和的) 開關(guān)閾值取決于比值r，它是PMOS和NMOS管相對驅(qū)動(dòng)強(qiáng)度的比 一般希望VM = VDD/2 (可以使高低噪聲容限具有相近的值)，為此要求 r 1,思考題5.1 針對長溝道器件或低電源電壓的反相器開關(guān)閾值 當(dāng)PMOS和NMOS為長溝道器件或電源電壓較低時(shí)不發(fā)生速度飽和，試推導(dǎo)VM的計(jì)算公式 VM=VTn+r(VDD+VTp)/(1 + r)，其中 r = -kp / kn,CMOS反相器. 13,設(shè)計(jì)技術(shù)：使噪聲容限最大,在設(shè)計(jì)靜態(tài)CMOS電路時(shí)，建議使得

7、PMOS部分比NMOS部分寬以均衡晶體管的驅(qū)動(dòng)強(qiáng)度。所要求的寬度比見公式(5.5) 最大化噪聲容限 得到對稱的特性,CMOS反相器. 14,例5.1 CMOS反相器的開關(guān)閾值 通用0.25m CMOS工藝實(shí)現(xiàn)的一個(gè)CMOS反相器的開關(guān)閾值處于電源電壓的中點(diǎn)處。 所用工藝參數(shù)見表3.2。假設(shè)VDD = 2.5V，最小尺寸器件的寬長比(W/L)n為1.5,CMOS反相器. 15,分析： VM對于器件比值的變化相對來說是不敏感的 將比值設(shè)為3、2.5和2，產(chǎn)生的VM分別為1.22V、1.18V和 1.13V 因此使PMOS管的寬度小于完全對稱所要求的值是可以接受的 增加PMOS或NMOS寬度使VM移

8、向VDD或GND 不對稱的傳輸特性實(shí)際上在某些設(shè)計(jì)中是所希望的,CMOS反相器. 16,5.3.2 噪聲容限,根據(jù)定義，VIH和VIL是dVout/dVin = -1(= 增益) 時(shí)反相器的工作點(diǎn),NMH = VDD - VIH NML = VIL 逐段線性近似： VIH = VM - VM /g VIL = VM + (VDD - VM )/g 結(jié)論：在過渡區(qū)有較高的增益是我們所希望的,圖5.9 對VTC進(jìn)行逐段線性近似簡化了VIL和VIH的推導(dǎo),CMOS反相器. 17,例5.2 CMOS反相器的電壓傳輸特性和噪聲容限 假設(shè)設(shè)計(jì)一個(gè)通用0.25m CMOS工藝的反相器，PMOS對NMOS的比

9、為3.4，其中NMOS晶體管的最小尺寸為(W=0.375m，L=0.25m，即W/L=1.5),g = -27.5 VIL = 1.2V, VIH = 1.3V NML = NMH = 1.2 確切值： VIL = 1.03V, VIH = 1.45V NML = 1.03V & NMH = 1.05V 輸出電阻 低輸出 = 2.4k 高輸出 = 3.3k,分析：公式5.10過高估計(jì)了增益；最大的偏差是對于VTC的逐段線性近似造成的,CMOS反相器. 18,在飽和區(qū)，增益與電流的斜率關(guān)系很大(Vin = VM) (1+r) g - (VM-VTn-VDSATn/2)(n - p ) 分析： 這

10、一增益幾乎完全取決于工藝參數(shù)，特別是溝長調(diào)制()；設(shè)計(jì)者通過選擇電源電壓及晶體管尺寸只能對它產(chǎn)生很小的影響,圖5.10(b) 模擬得到的CMOS反相器的電壓增益,CMOS反相器. 19,5.3.3 再談穩(wěn)定性,器件參數(shù)變化 器件尺寸的變化只是引起開關(guān)閾值的平移,CMOS反相器. 20,降低電源電壓,(a)降低VDD改善了增益 (b)對非常低的電源電壓傳輸特性變差 圖5.12 CMOS反相器的VTC與電源電壓的關(guān)系(0.25m CMOS工藝),CMOS反相器. 21,5.4 CMOS反相器的性能：動(dòng)態(tài)特性,5.4.1 計(jì)算電容值,Cw,本征MOS晶體管電容 外部MOS晶體管(扇出)電容 連線電容

11、,Vout2,Vin,Vout,Vout,Vin,M2,M1,M4,M3,Vout2,CL,CMOS反相器. 22,柵漏電容Cgd12,在輸出過渡的前半部(至50%的點(diǎn))，M1和M2不是斷開就是處在飽和模式 集總電容模型要求用接地電容來代替浮空的柵漏電容,圖5.14 密勒效應(yīng) - 一個(gè)在其兩端經(jīng)歷大小相同但相位相反的電壓擺幅的電容可以用一個(gè)兩倍于該電容值的接地電容來代替,CMOS反相器. 23,例5.3 2.5V CMOS反相器的Keq,擴(kuò)散電容Cdb1和Cdb2,可引入一個(gè)乘法因子Keq t來聯(lián)系線性化的電容和零偏置條件下的結(jié)電容的值 Ceq = Keq Cj0,CMOS反相器. 24,連線

12、電容Cw,連線電容取決于連線的長度和寬度，并且與扇出離開驅(qū)動(dòng)門的距離以及扇出門的數(shù)目有關(guān) 連線電容的重要性隨著工藝尺寸的縮小日益增加,CMOS反相器. 25,扇出的柵電容Cg3和Cg4,假設(shè)扇出電容等于負(fù)載門M3和M4總的柵電容 簡化了實(shí)際情形： 假設(shè)柵電容的所有部分都連在Vout和GND(或VDD)之間 假設(shè)所連接的門的溝道電容在我們所關(guān)注的時(shí)間內(nèi)保持不變,CMOS反相器. 26,例5.4 一個(gè)0.25m CMOS反相器的電容,CMOS反相器. 27,CL的組成(0.25 m),CMOS反相器. 28,5.4.2 傳播延時(shí)：一階分析,電路的傳播延時(shí)正比于由這個(gè)電路的下拉電阻和負(fù)載電容形成的時(shí)

13、間常數(shù) 人們常常希望一個(gè)門對于上升和下降輸入具有相同的傳播延時(shí)，這可以通過使NMOS和PMOS晶體管的導(dǎo)通電阻近似相等來實(shí)現(xiàn),Vout = 0,CMOS反相器. 29,例5.5 一個(gè)0.25m CMOS反相器的傳播延時(shí) 仿真結(jié)果: tpHL = 39.9 psec & tpLH = 31.7 psec,Vin,Vout (V),t (sec), 10-10,VDD=2.5V 0.25m W/Ln = 1.5 W/Lp = 4.5 Reqn= 13 k ( 1.5) Reqp= 31 k ( 4.5),tpHL = 36 psec tpLH = 29 psec 得到：tp = 32.5 psec

14、,CMOS反相器. 30,要了解設(shè)計(jì)者是如何處理和優(yōu)化門的延時(shí)的，有必要展開延時(shí)公式中的Req以顯示出決定延時(shí)的參數(shù),VDD (V),tp(normalized),圖5.17 CMOS反相器傳播延時(shí)與電源電壓的關(guān)系,CMOS反相器. 31,設(shè)計(jì)技術(shù)-減小一個(gè)門的傳播延時(shí),減小CL 門本身的內(nèi)部擴(kuò)散電容 漏擴(kuò)散區(qū)的面積越小越好 互連線電容 扇出電容 增加晶體管的W/L比 設(shè)計(jì)者手中最有力和最有效的性能優(yōu)化工具 注意自載效應(yīng)! 一旦本征電容(即擴(kuò)散電容)開始超過由連線和扇出形成的外部負(fù)載，增加門的尺寸就不再對減少延時(shí)有幫助，只是加大了門的面積 提高VDD 用能量損耗來換取性能 增加電源電壓超過一定

15、程度后改善就會(huì)非常有限 對可靠性的考慮迫使在DSM工藝中對VDD要規(guī)定嚴(yán)格的上限,CMOS反相器. 32,5.4.3 從設(shè)計(jì)角度考慮傳播延時(shí),NMOS與PMOS的比 使PMOS管較寬，以使它的電阻與下拉的NMOS管匹配。這通常要求PMOS和NMOS的寬度比在33.5之間 對稱VTC 由高至低與由低至高的傳播延時(shí)相等 如果對稱性和噪聲容限不是主要的考慮因素，那么實(shí)際上有可能通過減少PMOS器件的寬度來加快反相器的速度 使PMOS較寬因充電電流的增加而改善了反相器的tpLH，但它也由于產(chǎn)生較大的寄生電容而使tpHL變差 = (W/L) p/(W/L) n r = Reqp/Reqn (代表尺寸完全

16、相同的PMOS和NMOS晶體管的電阻比) opt = r (當(dāng)導(dǎo)線電容可以忽略時(shí)),CMOS反相器. 33,例5.6 確定以相同門為負(fù)載的CMOS反相器的尺寸 圖5.18 CMOS反相器的傳播延時(shí)與PMOS對NMOS管比值的關(guān)系, 為2.4 (= 31 k/13 k)時(shí)將得到對稱的瞬態(tài)響應(yīng) 為1.61.9時(shí)得到最優(yōu)性能,CMOS反相器. 34,考慮性能時(shí)反相器尺寸的確定,負(fù)載電容CL可以分為兩個(gè)部分： Cint : 本征 擴(kuò)散電容和柵漏覆蓋(密勒)電容 Cext : 外部 扇出和導(dǎo)線電容 其中 tp0 = 0.69 Req Cint 只是其本征電容(無負(fù)載)時(shí)的延時(shí),CMOS反相器. 35,尺

17、寸系數(shù)S把反相器與參照門的晶體管尺寸連系起來。門的電阻與參考門的關(guān)系為Req = Rref/S，本征電容正比于晶體管的寬度，因此Cint = SCiref tp0 與門的尺寸無關(guān)，而只取決于工藝及反相器的版圖；當(dāng)不存在任何(外部)負(fù)載時(shí)，門的驅(qū)動(dòng)強(qiáng)度的提高完全為隨之而增加的電容所抵消 使S無窮大將達(dá)到最大可能的性能改善，因?yàn)檫@消除了任何外部負(fù)載的影響，使延時(shí)減小到只有本征延時(shí)值。任意比(Cext/Cint)足夠大的S都會(huì)顯著增加硅面積而得到類似的結(jié)果,CMOS反相器. 36,例5.7 考慮性能時(shí)的器件尺寸確定,S,tp(sec),x 10-11,S = 5時(shí)性能得到了大部分的改善，而尺寸大于1

18、0時(shí)幾乎得不到任何額外的增益(而且顯著地浪費(fèi)了面積),for a fixed load,圖5.19 對固定的扇出，以相同的系數(shù)S放大NMOS和PMOS管的尺寸來提高反相器的性能,CMOS反相器. 37,扇出對延時(shí)的影響,反相器的輸入柵電容Cg與本征輸出電容之間的關(guān)系 Cint=Cg 這兩個(gè)電容正比于門的尺寸 是比例系數(shù)，只與工藝有關(guān) 反相器的外部負(fù)載電容與輸入電容間的比值稱為等效扇出f f = Cext/Cg 重新寫出反相器的延時(shí)公式 tp=tp0(1+Cext /Cint)=tp0(1+Cext /Cg)=tp0(1+f /) 上式表明，反相器的延時(shí)只取決于等效扇出f,CMOS反相器. 38

19、,目標(biāo)是要使通過反相器鏈的延時(shí)最小 第j級反相器的延時(shí)： 反相器鏈的總延時(shí)： 假設(shè)Cg,1和CL給定 推導(dǎo)反相器尺寸系數(shù)是多少？ 反相器鏈的正確級數(shù)是多少？,反相器鏈,CMOS反相器. 39,每一個(gè)反相器的最優(yōu)尺寸是與它相鄰的前后兩個(gè)反相器尺寸的幾何平均數(shù)這意味著每個(gè)反相器的尺寸都相對于它前面反相器的尺寸放大相同的倍數(shù)f，即每個(gè)反相器都具有相同的等效扇出，因而也就具有相同的延時(shí) 其中F代表該電路的總等效扇出，F(xiàn)=CL/Cg,1 以及通過該反相器鏈的最小延時(shí)： 當(dāng)只存在一級時(shí)，tp和F是線性關(guān)系。加入第二級則變?yōu)槠椒礁P(guān)系,確定反相器鏈的尺寸,CMOS反相器. 40,確定反相器鏈尺寸的例子,CL

20、/Cg,1被平均地分布到N = 3的反相器鏈上,CMOS反相器. 41,思考題5.5 確定反相器網(wǎng)絡(luò)的尺寸 確定電路中反相器的尺寸，使在節(jié)點(diǎn)Out和In之間的延時(shí)最小。假設(shè)CL=64Cg,1 求門的確切尺寸Cg,3=2.52Cg,2= 6.35Cg,1,如果直接確定反相器鏈的尺寸而不考慮額外的扇出，將得到尺寸系數(shù)為4而不是2.52,CMOS反相器. 42,選擇一個(gè)反相器鏈的正確級數(shù),對于給定的F (=fN)，選擇級數(shù)時(shí)需要綜合考慮 當(dāng)級數(shù)太大時(shí)，反相器級的本征延時(shí)將占主導(dǎo)地位 當(dāng)級數(shù)太小時(shí)，每一級的有效扇出將占主導(dǎo)地位 通過求最小延時(shí)表達(dá)式對級數(shù)的導(dǎo)數(shù)并令它為0，可以求得最優(yōu)值: 對于 = 0

21、(忽略自載)時(shí)的解，最優(yōu)級數(shù)N = ln (F)，且每一級的等效扇出為f = e = 2.71828 對于 = 1(典型情況)時(shí)的解，最優(yōu)有效扇出(錐形系數(shù))將接近于3.6,CMOS反相器. 43,選擇扇出值大于最優(yōu)值并不會(huì)過多地影響延時(shí)，但能減少所要求的緩沖器級數(shù)和實(shí)現(xiàn)面積。 通常的做法是選擇最優(yōu)的扇出為4(對于 = 1) 但采用過多的級數(shù)對延時(shí)會(huì)有明顯的負(fù)面影響,Fopt,f,normalized delay,優(yōu)化有效扇出,CMOS反相器. 44,CL = 64 Cg,1,Cg,1 = 1,1,CL = 64 Cg,1,Cg,1 = 1,1,8,CL = 64 Cg,1,Cg,1 = 1,

22、1,4,16,CL = 64 Cg,1,Cg,1 = 1,1,2.8,8,22.6,N f tp 1 64 65 2 8 18 34 15 4 2.8 15.3,緩沖器級的例子,CMOS反相器. 45,例5.8 引入緩沖器級的影響 下表列出了無緩沖器的設(shè)計(jì)、兩級反相器的設(shè)計(jì)以及優(yōu)化的反相器鏈對于不同的F值所對應(yīng)的tp,opt/tp0值(=1)。 在驅(qū)動(dòng)非常大的電容負(fù)載時(shí)，采用串聯(lián)的反相器可以達(dá)到非常明顯的加速,CMOS反相器. 46,輸入信號的上升-下降時(shí)間,ts(sec),tp(sec),10-11,10-11,圖5.23 對于扇出為單個(gè)門的最小尺寸反相器，tp與輸入信號斜率 (10%90%

23、上升或下降時(shí)間)的關(guān)系,實(shí)際上，輸入信號是逐漸變化的，而且PMOS和NMOS管會(huì)暫時(shí)同時(shí)導(dǎo)通一段時(shí)間。這會(huì)影響所得到的充(放)電總電流，從而影響傳播延時(shí) 一旦ts tp， ts隨輸入斜率的增加而(近似地)線性增加 ts 源于前一級門的有限驅(qū)動(dòng)能力,CMOS反相器. 47,設(shè)計(jì)挑戰(zhàn),一個(gè)門永遠(yuǎn)不會(huì)是孤立設(shè)計(jì)的，它的性能要受扇出以及驅(qū)動(dòng)其輸入端的門的驅(qū)動(dòng)強(qiáng)度的影響 tip = tistep + ti-1step ( 0.25) 保持門的輸入信號的上升時(shí)間小于或等于門的傳播延時(shí)是很有利的 提高性能 降低功耗 使信號的上升和下降時(shí)間較小并且具有接近相等的值是高性能設(shè)計(jì)面臨的主要挑戰(zhàn)之一：斜率工程設(shè)計(jì),

24、CMOS反相器. 48,存在(長)互連線時(shí)的延時(shí),當(dāng)門之間的距離進(jìn)一步加大時(shí)，導(dǎo)線的電容和電阻就不能再被忽略，它們甚至可能主導(dǎo)瞬態(tài)響應(yīng) 延時(shí)表達(dá)式的后一部分(平方關(guān)系)在較長導(dǎo)線的總延時(shí)中迅速占據(jù)支配地位,CMOS反相器. 49,5.5 功耗、能量和能量延時(shí),動(dòng)態(tài)功耗 由充放電電容引起的動(dòng)態(tài)功耗 短路電流引起的功耗 靜態(tài)功耗 綜合考慮 利用SPICE分析功耗,CMOS反相器. 50,5.5.1 動(dòng)態(tài)功耗,由充放電電容引起的動(dòng)態(tài)功耗,該能耗與晶體管尺寸無關(guān) 每一個(gè)開關(guān)周期都需要一個(gè)固定數(shù)量的能量，即CLVDD2 如果這個(gè)門每秒鐘通斷 f01次，那么Pdyn= CLVDD2f01,CMOS反相器.

25、 51,例5.11 反相器的電容功耗 負(fù)載電容值已確定為6fF，對于2.5V的電源電壓，該電容充電和放電所需要的能量等于 EdynCLV2DD=37.5fJ 假設(shè)該反相器以(假設(shè)的)最大可能的速率開關(guān)(T=1/f=tpLH+tpHL=2tp)當(dāng)tp為32.5ps時(shí)求得該電路的動(dòng)態(tài)功耗為 Pdyn=Edyn/(2tp)=580W,當(dāng)然，在實(shí)際電路中一個(gè)反相器很少會(huì)以這一最高速率來開關(guān)，即便是，它的輸出也不是在兩個(gè)電源軌線電壓之間擺動(dòng)。因此其功耗也很低。,CMOS反相器. 52,例5.12 開關(guān)活動(dòng)性 消耗功率的翻轉(zhuǎn)每8分鐘發(fā)生2次，這相當(dāng)于翻轉(zhuǎn)概率為0.25(20%),開關(guān)活動(dòng)性f01與輸入信號

26、的本質(zhì)及統(tǒng)計(jì)特性有關(guān) 其他影響開關(guān)活動(dòng)性的因素有整個(gè)電路的拓?fù)浣Y(jié)構(gòu)以及要實(shí)現(xiàn)的功能 f表示輸入發(fā)生變化事件的最大可能的速率 P01是時(shí)鐘變化事件在該門的輸出端引起01變化事件的概率 CEFFCL稱為等效電容，代表了每個(gè)時(shí)鐘周期發(fā)生開關(guān)的平均電容,CMOS反相器. 53,低能量-功耗設(shè)計(jì)技術(shù),CMOS反相器. 54,例5.13 確定晶體管尺寸使能耗最小 為了分析使能耗最小時(shí)確定晶體管尺寸的問題，我們考察一個(gè)靜態(tài)CMOS反相器驅(qū)動(dòng)一個(gè)外部負(fù)載電容Cext時(shí)的簡單情形 性能約束(=1) 單個(gè)晶體管的能耗,CMOS反相器. 55,分析： 改變器件尺寸并降低電源電壓是減小一個(gè)邏輯電路能耗的非常有效的方法

27、 在最優(yōu)值之外過多地加大晶體管的尺寸會(huì)付出較大的能量代價(jià) 考慮能量時(shí)的最優(yōu)尺寸系數(shù)小于考慮性能時(shí)的最優(yōu)尺寸系數(shù)，在F值較大時(shí)尤其如此。,F=1,2,5,10,20,10,20,5,2,1,CMOS反相器. 56,直流通路電流引起的功耗,輸入信號不為無窮大的斜率造成了開關(guān)過程中VDD 和 GND之間在短期內(nèi)出現(xiàn)一條直接通路，此時(shí)NMOS和PMOS同時(shí)導(dǎo)通,tsc代表兩個(gè)器件同時(shí)導(dǎo)通的時(shí)間 Ipeak 由器件的飽和電流決定，因此直接正比于晶體管的尺寸 與輸入和輸出斜率之比密切相關(guān) CL的函數(shù),CMOS反相器. 57,Vin,Vout,CL,Vin,Vout,CL,大電容負(fù)載 輸出的下降時(shí)間明顯大于

28、輸入的上升時(shí)間,小電容負(fù)載 輸出的下降時(shí)間明顯小于輸入的上升時(shí)間,負(fù)載電容對短路電流的影響,CMOS反相器. 58,短路電流與負(fù)載電容的關(guān)系,分析： 負(fù)載電容變小時(shí)，Ipeak 變大； 短路電流功耗可以通過使輸入和輸出信號的上升/下降時(shí)間匹配來達(dá)到最小,Ipeak (A),time (sec),x 10-10,x 10-4,CL = 20 fF,CL = 100 fF,CL = 500 fF,輸入斜率：500 psec,CMOS反相器. 59,設(shè)計(jì)技術(shù)：從全局角度優(yōu)化功耗,P normalized,tsin/tsout,VDD= 3.3 V,VDD = 2.5 V,VDD = 1.5V,短路電流功耗可以通過使輸入和輸出信號的上升/下降時(shí)間匹配來達(dá)到最小 當(dāng)CL太小時(shí)，功耗主要來自于短路電流 如果VDD VTn + |VTp|時(shí)，短路功耗完全消除，因?yàn)閮蓚€(gè)器件并不會(huì)