數(shù)電-組合邏輯電路練習(xí)題ppt課件.ppt

1、第 1 頁,數(shù) 字 電 子 技 術(shù) 自 測(cè) 練 習(xí),第 3 章 組合邏輯電路,第 2 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,1、組合邏輯電路 在結(jié)構(gòu)上 ( ) 。,根據(jù)組合邏輯電路任一時(shí)刻的輸出信號(hào)，僅取決于該時(shí)刻的輸入信號(hào)，而與輸入信號(hào)作用前電路所處的狀態(tài)無關(guān)的功能特點(diǎn)，在結(jié)構(gòu)上僅由門構(gòu)成且沒有反饋。,第 3 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,2、下列對(duì)組合邏輯電路特點(diǎn)的敘述中，錯(cuò)誤的是 ( ) 。,組合邏輯電路在結(jié)構(gòu)上，僅由門構(gòu)成，沒有反饋，沒有存儲(chǔ)元件。 因而在邏輯功能上，當(dāng)時(shí)的輸入信號(hào)決定著當(dāng)時(shí)的輸出信號(hào)。,第 4 頁,數(shù)字電子技術(shù) 第 3 章

2、組合邏輯電路 單項(xiàng)選擇題,3、下列器件中，實(shí)現(xiàn)邏輯加法運(yùn)算的是 ( ) 。,半加器、全加器、加法器等電路，是實(shí)現(xiàn)算術(shù)加法運(yùn)算而不是實(shí)現(xiàn)邏輯加法運(yùn)算。 或門電路不是實(shí)現(xiàn)邏輯加法運(yùn)算。,第 5 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,4、可以有多個(gè)輸入信號(hào)同時(shí)有效的編碼器是 ( ) 。,二進(jìn)制編碼器、二 十進(jìn)制編碼器（ 8421BCD碼編碼器是二 十進(jìn)制編碼器的一種），其輸入量有約束，任一時(shí)刻只允許一個(gè)輸入信號(hào)有效，只對(duì)有效的一個(gè)輸入信號(hào)進(jìn)行編碼。即限制輸入方式保證任一時(shí)刻只對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。 優(yōu)先編碼器，輸入量無約束，允許同一時(shí)刻有多個(gè)輸入信號(hào)有效，但只對(duì)其中一個(gè)優(yōu)先級(jí)別高

3、的輸入信號(hào)進(jìn)行編碼。即電路能選擇一個(gè)輸入信號(hào)進(jìn)行編碼。,第 6 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,5、3線 8線譯碼器74LS138，當(dāng)控制端使其處于不譯碼狀態(tài)時(shí)， 各輸出端的狀態(tài)為 ( ) 。,74LS138是 0 輸出有效的 3線 8線譯碼器，處于不譯碼狀態(tài)時(shí)各輸出端應(yīng)無輸出，即為全為1狀態(tài) 。,第 7 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,6、下列不是3線 8線譯碼器74LS138 輸出端狀態(tài)的是 ( ) 。,譯碼工作時(shí)，74LS138是 0 輸出有效的 3線 8線譯碼器，每輸入一組代碼，8個(gè)輸出端只有1個(gè)輸出端為0，其他輸出端為1； 處于不譯碼狀

4、態(tài)時(shí)各輸出端全為1 。,第 8 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,7、n 位代碼輸入的二進(jìn)制譯碼器，每輸入一組代碼時(shí)，有輸出信號(hào) 的輸出端個(gè)數(shù)為 ( ) 。,二進(jìn)制譯碼器工作時(shí)，將所輸入的一組代碼翻譯成唯一的一個(gè)十進(jìn)制數(shù)。因此，每輸入一組代碼僅1個(gè)輸出端有輸出信號(hào)。,第 9 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,第 10 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,9、4位二進(jìn)制譯碼器 ，其輸出端個(gè)數(shù)為 ( ) 。,二進(jìn)制譯碼器，工作時(shí)將輸入變量的全部取值組合都翻譯成十進(jìn)制數(shù)。 4位二進(jìn)制譯碼器，有4個(gè)輸入變量，應(yīng)譯成 24 = 16 個(gè)十進(jìn)

5、 制數(shù)，即有16個(gè)輸出端。,第 11 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,10、集成4位二進(jìn)制數(shù)據(jù)比較器為最低位芯片時(shí) ，級(jí)聯(lián)輸入端（擴(kuò)展 端）的接法是 ( ) 。,集成4位二進(jìn)制數(shù)據(jù)比較器的輸出是由比較輸入、級(jí)聯(lián)輸入（擴(kuò)展輸入）共同決定的，級(jí)聯(lián)輸入是更低位的比較結(jié)果（不是數(shù)本身）。 比較時(shí)，高位能確定出大小關(guān)系則不看低位，高位相等時(shí)由低位決定比較結(jié)果。 因此，比較器為最低位芯片時(shí)級(jí)聯(lián)輸入端（擴(kuò)展端）的接法是： (ab)=0, (a=b)=1, (ab)=0,第 12 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,11、4選1數(shù)據(jù)選擇器，地址輸入量為 A1、A0

6、，數(shù)據(jù)輸入量為 D3、D2 、 D1、D0 , 若使輸出Y = D2，則應(yīng)使地址輸入A1A0 = ( ) 。,第 13 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,12、 如圖所示的組合邏輯電路，所實(shí)現(xiàn)的邏輯功能為 ( ) 。,第 14 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,13、由3線8線譯碼器芯片74LS138構(gòu)成的電路如圖所示，其輸 出表達(dá)式為 ( ) 。,由邏輯圖寫出邏輯表達(dá)式：,第 15 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,14、圖示為用3線 8線譯碼器74LS138 構(gòu)成的4路數(shù)據(jù)分配器，在地 址 A1、A0 的控制下可將數(shù)據(jù)D 分

7、配到 F0 F3 不同的輸出端。當(dāng)F0 = D時(shí)， A1A0 應(yīng)為 ( ) 。,第 16 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,15、圖示為用4位加法器 構(gòu)成的8421BCD碼監(jiān)視器，當(dāng)輸入的代碼 A3A2 A1A0 為偽碼 1010 1111 時(shí)，其輸出F = ( ) 。,A3A2 A1A0 為偽碼 1010 1111 時(shí) ，分別和 0110 進(jìn)行算術(shù)加法運(yùn)算，使進(jìn)位輸出 CO = 1, 即 F = 1。,第 17 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,第 18 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,17、由4選1數(shù)據(jù)選擇器構(gòu)成的電路如圖

8、所示，其最簡(jiǎn)與或表達(dá)式 為 ( ) 。,第 19 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,18、用下列器件分別設(shè)計(jì)組合邏輯電路時(shí)，需要進(jìn)行函數(shù)化簡(jiǎn)的 是 ( ) 。,用門電路設(shè)計(jì)組合邏輯電路，所用器件的數(shù)量與函數(shù)式的繁簡(jiǎn)程度有關(guān)，函數(shù)式越簡(jiǎn)單，所用器件數(shù)量越少。 用譯碼器 、數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路，只需將函數(shù)是轉(zhuǎn)換成與所用器件的邏輯函數(shù)一致的形式。 加法器一般只適合于輸出和輸入相差一個(gè)常數(shù)的邏輯問題的設(shè)計(jì)。,第 20 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,第 21 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,第 22 頁,數(shù)字電子技術(shù) 第 3

9、章 組合邏輯電路 單項(xiàng)選擇題,第 23 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,22、在設(shè)計(jì)8421BCD碼的譯碼器時(shí)，可以做為無關(guān)項(xiàng)在設(shè)計(jì)中加以 利用的偽碼為 0000 1111 中16 種狀態(tài)的 ( ) 。,8421BCD碼的取值范圍為 0000 1001，是 0000 1111 中的前10個(gè)狀態(tài)。 因此， 0000 1111中的后6個(gè)狀態(tài)為偽碼。,第 24 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,23、4選1數(shù)據(jù)選擇器的地址輸入為A1 、 A0 ，數(shù)據(jù)輸入為D0、D1 、 D2、D3 ，若用他實(shí)現(xiàn)邏輯函數(shù) F = A + B ，且A、B作地址輸入 量，則要

10、求數(shù)據(jù)輸入端D0D1 D2D3為 ( ) 。,第 25 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,24、下列中規(guī)模組合邏輯器件中，能夠?qū)⒉⑿袛?shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù) 的是 ( ) 。,數(shù)據(jù)選擇器具有在地址輸入量的控制下，從多個(gè)輸入數(shù)據(jù)中選擇一個(gè)做輸出的功能。 當(dāng)按時(shí)序依次選擇一個(gè)輸入數(shù)據(jù)做輸出時(shí)，即可實(shí)現(xiàn)將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。,第 26 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,25、若用4選1數(shù)據(jù)選擇器通過兩級(jí)選擇方式構(gòu)成16選1數(shù)據(jù)選擇器， 所用4選1數(shù)據(jù)選擇器的個(gè)數(shù)為 ( ) 。,16選1數(shù)據(jù)選擇器有16個(gè)數(shù)據(jù)輸入端，用4個(gè) 4選1數(shù)據(jù)選擇器構(gòu)成有16個(gè)數(shù)據(jù)輸入

11、端的第一級(jí)，再用1個(gè)4選1數(shù)據(jù)選擇器構(gòu)成對(duì)前4個(gè)數(shù)據(jù)選擇器的輸出進(jìn)行選擇的第二級(jí)。 共用5個(gè)4選1數(shù)據(jù)選擇器。,第 27 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,26、集成4位二進(jìn)制數(shù)據(jù)比較器的比較輸入為A3A2 A1A0 、B3B2 B1B0， 級(jí)聯(lián)輸入端（擴(kuò)展端）接成 (ab)=0、(a=b)=1、 (ab)=0 ，當(dāng)用于比 較2個(gè)三位二進(jìn)制數(shù)A2 A1A0 、B2 B1B0的大小、相等關(guān)系時(shí)，應(yīng)使比較 器的A3、B3 為 ( ) 。,級(jí)聯(lián)輸入端（擴(kuò)展端）接成 (ab)=0、(a=b)=1、 (ab)=0 時(shí)，比較結(jié)果由比較輸入端決定，比較方式是： 高位相等時(shí)由低位決定比較

12、結(jié)果。,第 28 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,27、下列函數(shù)中，不存在競(jìng)爭(zhēng)冒險(xiǎn)的是 ( ) 。,第 29 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,28、下列函數(shù)中，存在競(jìng)爭(zhēng)冒險(xiǎn)的是 ( ) 。,第 30 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,第 31 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 單項(xiàng)選擇題,30、 中規(guī)模集成組合邏輯電路，其不使用輸出端的接法是 ( ) 。,輸出端可對(duì)外輸出高、低電平信號(hào)，若將其接地、接電源、接高電平，將會(huì)損壞輸出端。 因此，不使用的輸出端應(yīng)將其懸空，即什么都不接。,第 32 頁,數(shù)字電子技術(shù) 第 3

13、 章 組合邏輯電路 填空題,1、若一個(gè)邏輯電路，其任一時(shí)刻的輸出信號(hào)僅取決于該時(shí)刻 取值的組合，而與電路以前的 無關(guān)，則該邏輯電路稱為 組合邏輯電路。,輸入信號(hào) 狀態(tài),組合邏輯電路在結(jié)構(gòu)上，僅由門構(gòu)成，沒有反饋，沒有存儲(chǔ)元件。 因而在邏輯功能上，當(dāng)時(shí)的輸入信號(hào)決定著當(dāng)時(shí)的輸出信號(hào)。,第 33 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,2、實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，產(chǎn)生一位和值及一位進(jìn)位值，但不 考慮低位來的進(jìn)位的加法器稱為 ；將低位來的進(jìn)位與兩 個(gè)一位二進(jìn)制數(shù)一起相加，產(chǎn)生一位和值及一位向高位進(jìn)位的加法器 稱為 。,半加器 全加器,半加器，僅對(duì)加數(shù)、被加數(shù)兩個(gè)一位二進(jìn)制數(shù)進(jìn)行算術(shù)加運(yùn)

14、算，不考慮低位來的進(jìn)位數(shù)； 全加器，對(duì)加數(shù)、被加數(shù)及低位來的進(jìn)位數(shù)三個(gè)一位二進(jìn)制數(shù)進(jìn)行算術(shù)加運(yùn)算。,第 34 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,3、 一個(gè)半加器的輸入為 Ai、Bi ，其和輸出邏輯表達(dá)式 Si = ，進(jìn)位輸出邏輯表達(dá)式Ci+1 = 。,Si = AiBi Ci+1= AiBi,第 35 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,4、 一個(gè)全加器，當(dāng)輸入 Ai = 1 、Bi = 0、Ci = 1 時(shí)，其和輸出 Si = ，進(jìn)位輸出Ci+1 = 。,0 1,三個(gè)相加的數(shù)進(jìn)行算術(shù)加運(yùn)算： 1+ 0 +1 = 10 本位的和數(shù)為 0，向高位的進(jìn)位數(shù)為1。,

15、第 36 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,5、 優(yōu)先編碼器的輸入信號(hào)沒有約束，可以同時(shí)出現(xiàn)多個(gè)有效電平，但只對(duì) 進(jìn)行編碼。,一個(gè)優(yōu)先級(jí)高的輸入信號(hào),優(yōu)先編碼器對(duì)所有的輸入信號(hào)預(yù)先設(shè)置優(yōu)先級(jí)，當(dāng)同一時(shí)刻有多個(gè)輸入信號(hào)有效時(shí)，電路能選擇一個(gè)優(yōu)先級(jí)別高的輸入信號(hào)進(jìn)行編碼。,第 37 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,6、 二進(jìn)制編碼器、二十進(jìn)制編碼器、優(yōu)先編碼器中，對(duì)輸入信號(hào)沒有約束的是 。,優(yōu)先編碼器,任何編碼器都是任一時(shí)刻只對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。 二進(jìn)制編碼器、二十進(jìn)制編碼器在輸入時(shí)進(jìn)行約束限制，只允許一個(gè)信號(hào)輸入。 優(yōu)先編碼器由電路進(jìn)行選擇，當(dāng)同一時(shí)刻有

16、多個(gè)輸入信號(hào)有效時(shí)，選擇一個(gè)優(yōu)先級(jí)別高的輸入信號(hào)進(jìn)行編碼。,第 38 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,7、 一位數(shù)據(jù)比較器，若A、B為兩個(gè)一位數(shù)碼的表示變量，當(dāng) AB 時(shí)輸出 Y =1，則輸出 Y 的表達(dá)式為 Y = 。,第 39 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,8、 如圖所示的組合邏輯電路，輸出邏輯表達(dá)式 Y = 。,由門的運(yùn)算關(guān)系，由輸入端到輸出端逐級(jí)寫出邏輯表達(dá)式再化簡(jiǎn)：,第 40 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,9、 由4位加法器74LS283構(gòu)成 的組合邏輯電路如圖所示，邏 輯功能是 。,將余3碼轉(zhuǎn)換成8421BCD碼,4位

17、加法器 74LS283 的進(jìn)位輸入 CI = 0, 被加數(shù)輸入B3 B2 B1 B0 = 1101,輸出關(guān)系式： WXYZ = DCBA + 1101 是余3碼轉(zhuǎn)換成8421BCD碼的關(guān)系式。,第 41 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,10、 如圖所示的組合邏輯電路， 其輸出邏輯表達(dá)式 F(A,B,C) =m ( ) 。,3，5，6，7,第 42 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,11、 如圖所示的組合邏輯電路， 當(dāng)輸入 ABC = XYZ 時(shí)， 輸出 F = ，當(dāng)輸入 ABC XYZ 時(shí)，輸出 F = ， 該電路的邏輯功能是 。,0 1 對(duì)2個(gè)三位二進(jìn)制數(shù)進(jìn)行同比較,第 43 頁,數(shù)字電子技術(shù) 第 3 章 組合邏輯電路 填空題,12、如圖所示的組合邏輯電 路， 其輸出邏輯表達(dá)式為 F= 。,由邏輯電路的輸入端到輸出端逐級(jí)寫出邏輯表達(dá)式 ：,