DSPBuilder設(shè)計初步.ppt

1、EDA技術(shù)與VHDL,第9章 DSP Builder設(shè)計初步,9.1 Matlab/DSP Builder及其設(shè)計流程,圖9-1 基于Matlab、DSP Builder、QuartusII等工具,9.1 Matlab/DSP Builder及其設(shè)計流程,自動流程： 1、MATLAB/Simulink建模； 2、系統(tǒng)仿真； 3、DSP Builder完成VHDL轉(zhuǎn)換、綜合、適配、下載; 4、嵌入式邏輯分析儀實時測試。 手動流程： 1、MATLAB/Simulink建模； 2、系統(tǒng)仿真； 3、DSP Builder完成VHDL轉(zhuǎn)換、綜合、適配； 4、Modelsim對TestBench功能仿真；

2、 5、QuartusII直接完成適配（進(jìn)行優(yōu)化設(shè)置）； 6、QuartusII完成時序仿真； 7、引腳鎖定； 8、下載/配置與嵌入式邏輯分析儀等實時測試； 9、對配置器件編程，設(shè)計完成。,9.2 正弦信號發(fā)生器設(shè)計,圖9-2 正弦波發(fā)生模塊原理圖,9.2 正弦信號發(fā)生器設(shè)計,9.2.1 建立設(shè)計模型,1、打開Matlab環(huán)境,圖9-2 正弦波發(fā)生模塊原理圖,9.2 正弦信號發(fā)生器設(shè)計,9.2.1 建立設(shè)計模型,2、建立工作庫,cd e:/ mkdir /myprj/sinwave cd /myprj/sinwave,9.2 正弦信號發(fā)生器設(shè)計,3、了解simulink庫管理器,圖9-2 正弦波

3、發(fā)生模塊原理圖,9.2 正弦信號發(fā)生器設(shè)計,3、了解simulink庫管理器,圖9-5 simulink庫管理器,9.2 正弦信號發(fā)生器設(shè)計,4. simulink的模型文件,圖9-6 建立新模型,9.2 正弦信號發(fā)生器設(shè)計,5、放置SignalCompilder,6、放置Increment Decrement,7. 設(shè)置IncCount,總線類型（Bus Type）； 輸出位寬（Number of bits）； 增減方向（Direction）； 開始值（Starting Value）； 是否使用控制輸入（Use Control Inputs） 時鐘相位選擇（Clock Phase Selec

4、tion）,9.2 正弦信號發(fā)生器設(shè)計,圖9-7 放置SignalCompiler,9.2 正弦信號發(fā)生器設(shè)計,圖9-8 遞增遞減模塊改名為IncCount,7. 設(shè)置IncCount,9.2 正弦信號發(fā)生器設(shè)計,圖9-9 設(shè)置遞增遞減模塊,7. 設(shè)置IncCount,9.2 正弦信號發(fā)生器設(shè)計,圖9-10 LUT模塊,7. 設(shè)置IncCount,9.2 正弦信號發(fā)生器設(shè)計,8、放置正弦查找表（SinLUT）,9.2 正弦信號發(fā)生器設(shè)計,圖9-11 設(shè)置SinLUT,8、放置正弦查找表（SinLUT）,9.2 正弦信號發(fā)生器設(shè)計,圖9-12 Delay模塊及其參數(shù)設(shè)置窗,9、放置Delay模塊

5、,9.2 正弦信號發(fā)生器設(shè)計,圖9-13 設(shè)置SinCtrl,10、放置端口SinCtrl,9.2 正弦信號發(fā)生器設(shè)計,圖9-13 設(shè)置SinCtrl,10、放置端口SinCtrl,9.2 正弦信號發(fā)生器設(shè)計,圖9-14 設(shè)置乘法單元,11、放置Product模塊,9.2 正弦信號發(fā)生器設(shè)計,圖9-15 設(shè)置SinOut,12. 放置輸出端口SinOut,13. 設(shè)計文件存盤,9.2 正弦信號發(fā)生器設(shè)計,圖9-16 Step模塊,9.2.2 Simulink模型仿真,1、加入仿真步進(jìn)模塊,9.2 正弦信號發(fā)生器設(shè)計,圖9-17 Scope模型,9.2.2 Simulink模型仿真,2、添加波形

6、觀察模塊,9.2 正弦信號發(fā)生器設(shè)計,圖9-18 Scope初始顯示,2、添加波形觀察模塊,9.2 正弦信號發(fā)生器設(shè)計,圖9-19 設(shè)置Scope參數(shù),3、Scope參數(shù)設(shè)置,9.2 正弦信號發(fā)生器設(shè)計,圖9-20 sinout全圖,3、Scope參數(shù)設(shè)置,9.2 正弦信號發(fā)生器設(shè)計,圖9-21 設(shè)置Step,4、設(shè)置仿真激勵,9.2 正弦信號發(fā)生器設(shè)計,圖9-22 simulink仿真Start,4、設(shè)置仿真激勵,9.2 正弦信號發(fā)生器設(shè)計,圖9-23 simulink仿真設(shè)置,5、啟動仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-24 有符號輸出波形（系統(tǒng)級仿真 ）,5、啟動仿真,9.2 正弦信

7、號發(fā)生器設(shè)計,圖9-25 無符號輸出波形（系統(tǒng)級仿真）,5、啟動仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-26 無符號整數(shù)Signed Integer輸出電路,6、設(shè)計成無符號數(shù)據(jù)輸出,9.2 正弦信號發(fā)生器設(shè)計,圖9-27 SinOut1模塊設(shè)置,7、各模塊功能說明,9.2 正弦信號發(fā)生器設(shè)計,圖9-28 ExtractBit模塊設(shè)置,7、各模塊功能說明,9.2 正弦信號發(fā)生器設(shè)計,圖9-29 BusConversion模塊設(shè)置,7、各模塊功能說明,9.2 正弦信號發(fā)生器設(shè)計,圖9-30 BusConcatenation模塊設(shè)置,7、各模塊功能說明,9.2 正弦信號發(fā)生器設(shè)計,圖9-31 Si

8、nOut1模塊設(shè)置,7、各模塊功能說明,9.2 正弦信號發(fā)生器設(shè)計,圖9-32 NOT模塊設(shè)置,7、各模塊功能說明,9.2 正弦信號發(fā)生器設(shè)計,圖9-33 雙擊SignalCompiler,9.2.3 SignalCompiler使用方法,1、分析當(dāng)前的模型,9.2 正弦信號發(fā)生器設(shè)計,圖9-34 打開SignalCompiler窗口,2、設(shè)置Signal Compiler,9.2 正弦信號發(fā)生器設(shè)計,圖9-35 sinout工程處理信息,3、把模型文件MDL轉(zhuǎn)換成VHDL,4、綜合（Synthesis）,5、QuartusII適配,9.2 正弦信號發(fā)生器設(shè)計,圖9-36 準(zhǔn)備執(zhí)行tcl文件,

9、9.2.4 使用ModelSim進(jìn)行RTL級仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-37 ModelSim仿真結(jié)果,9.2.4 使用ModelSim進(jìn)行RTL級仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-38 ModelSim的信號設(shè)置,9.2.4 使用ModelSim進(jìn)行RTL級仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-39 設(shè)為Analog,9.2.4 使用ModelSim進(jìn)行RTL級仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-40 sinout工程的ModelSim仿真波形（RTL級仿真）,9.2.4 使用ModelSim進(jìn)行RTL級仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-41 打開Quartus

10、II工程進(jìn)行編譯和時序仿真,9.2.5使用QuartusII實現(xiàn)時序仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-42 QuartusII工程VHDL程序?qū)嶓w,9.2.5使用QuartusII實現(xiàn)時序仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-43 打開QuartusII工程的vec仿真激勵文件,9.2.5使用QuartusII實現(xiàn)時序仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-44設(shè)置仿真文件路徑,9.2.5使用QuartusII實現(xiàn)時序仿真,9.2 正弦信號發(fā)生器設(shè)計,圖9-45 sinout工程的QuartusII仿真波形（門級時序仿真）,9.2.5使用QuartusII實現(xiàn)時序仿真,9.2.6硬件測

11、試與硬件實現(xiàn),9.3 DSP Builder層次化設(shè)計,圖9-46 準(zhǔn)備建立subsystem,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-47 建立subsystem后,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-48 subsin/subsystem子系統(tǒng)圖,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-49 修改子系統(tǒng)名,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-50 修改SubSystem

12、的端口,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-51 頂層圖的改變,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-52 含subsystem的subsint模型,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-53 Scope1波形圖,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-54 Scope波形圖,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-55

13、 SubSystem設(shè)置,9.2.5使用QuartusII實現(xiàn)時序仿真,9.3 DSP Builder層次化設(shè)計,圖9-56 編輯singen的“Mask type”,9.2.5使用QuartusII實現(xiàn)時序仿真,9.4 基于DSP Builder的DDS設(shè)計,圖9-57 DDS系統(tǒng),9.4.1 DDS模塊設(shè)計,9.4 基于DSP Builder的DDS設(shè)計,圖9-58 DDS子系統(tǒng)SubDDS,9.4.1 DDS模塊設(shè)計,9.4 基于DSP Builder的DDS設(shè)計,9.4.1 DDS模塊設(shè)計,Freqword模塊：（Altbus） 庫：Altera DSP Builder中IO ELSI

14、F (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ; ELSE next_state = idle_st ; END IF ;,9.7 DSP Builder的狀態(tài)機設(shè)計,表9-4 表9-3的改變,9.7.2 狀態(tài)機設(shè)計流程,9.7 DSP Builder的狀態(tài)機設(shè)計,9.7.2 狀態(tài)機設(shè)計流程,【例9-2】 IF (pop_sig=1) AND (conut

15、_in_sig=0) THEN next_state = empty_st ; ELSIF (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ; ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = idle_st ; END IF ;,9.7 DSP Builder的狀

16、態(tài)機設(shè)計,圖9-98 State Mahine Builder Design Rule Check頁面,9.7.2 狀態(tài)機設(shè)計流程,9.7 DSP Builder的狀態(tài)機設(shè)計,圖9-99 設(shè)定了狀態(tài)機后的表格模塊,9.7.2 狀態(tài)機設(shè)計流程,9.7 DSP Builder的狀態(tài)機設(shè)計,KX康芯科技,圖9-100 仿真波形,9.7.2 狀態(tài)機設(shè)計流程,9.7 DSP Builder的狀態(tài)機設(shè)計,9.7.2 狀態(tài)機設(shè)計流程,stop time = 400 ;empty=0; full=0; idle=0 data_out=48 stop time =900 ;empty=0; full=1; id

17、le=0 data_out= stop time = 2000 ;empty=1; full=0; idle=0 data_out=48 stop time = 400 ;empty=0; full=0; idle=0 data_out=48,習(xí) 題,9-1 說明Matlab、DSP Builder和QuartusII間的關(guān)系，給出DSP Builder設(shè)計流程。 9-2 把圖9-2設(shè)計模型通過SignalCompiler轉(zhuǎn)化為VHDL文件，并用ModelSim進(jìn)行功能仿真。 9-3 DSP Builder子系統(tǒng)模塊與Simulink的SubSystem是什么關(guān)系，對于可以用SignalCompiler編譯的DSP Builder子系統(tǒng)在 SubSystem的基礎(chǔ)上還需要什么設(shè)置？ 9-4 在手動流程中能完成哪幾個層次的仿真，各有什么作用？ 9-5 簡述DDS的實現(xiàn)原理。 9-6 分別說明DDS的輸入信號與輸出正弦信號的關(guān)系，分析DDS帶來的誤差問題,實 驗 與 設(shè) 計,實驗9-1. 利用Matlab/DSP Builder設(shè)計基本電路模塊實驗,圖9-101 正弦調(diào)制信號模型,實 驗 與