EDA 初學者入門 第4章_免費下載.ppt

1、第4章 可編程邏輯器件,本章內容,4.1 PLD簡介 4.2 PLD編程原理和方式 4.3 PLD的分類 4.4 CPLD和FPGA 4.5 Altera 公司的PLD,4.1 PLD 簡介,4.1.1 PLD 的發(fā)展 早期：有可編程只讀存貯器(PROM)、紫外線可按除只讀 存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種 其后：主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯) 20世紀80年代中期：Altera和Xilinx分別推出了類似于PAL結構的擴展型 和與標準門陣列類似的FPGA,4.1.2 PLD的基本結構和特點,1 PLD的基本結構 典型的PLD由一個“與”門和

2、一個“或”門陣列、輸入輸出電路和輸出電路組成。如圖所示：,2 PLD的特點 PLD的系統(tǒng)設計具有如下特點：減小系統(tǒng)體積，增強邏輯設計的靈活性，縮短設計周期，提高系統(tǒng)處理速度，降低系統(tǒng)成本，提高系統(tǒng)的可靠性，系統(tǒng)具有加密功能。各種PLD結構特點 如表所示：,4.2 PLD編程原理和方式,4.2.1 PLD編程原理 1 “與”陣列和“或”陣列編程方法 所謂的可編程是指改變“與”陣列和“或”陣列內部連線方式的編程方式。電路可以通過軟件編程，確定“與”矩陣和“或”矩陣內部的硬件電路的連接 。結合教材通過可變模計數(shù)器的例子來說明如何實現(xiàn)電路邏輯功能的可編程。,2 編程實現(xiàn)連線 通過電子開關實現(xiàn)連線的可編

3、程，電子開關有MOS晶體管和傳輸門。如圖所示是一個通用開關陣列。,3 編程實現(xiàn)數(shù)據(jù)傳輸 數(shù)據(jù)傳輸?shù)木幊桃话闶峭ㄟ^異或門或數(shù)據(jù)選擇器實現(xiàn)的。下圖 (a)是采用異或門的形式。下圖 (b)是采用MUX的形式。,4.2.2 PLD的編程方式,1 掩膜編程 最開始的ROM是由半導體生產廠制造的，陣列中各點間的連線用廠家專門為用戶設計的掩膜板制作。 2 熔絲與反熔絲編程 （1）熔絲編程 橫線與縱線的交叉點全是熔絲，不需要的連接的熔絲燒斷，一次性編程。編程機理示意圖如下：,（2）反熔絲編程 各連接點不是熔絲，而是一種PLICE編程單元。如下圖所示。未編程時縱線和橫線間是不通的，編程時對需要連接處加上高壓使其

4、中PLICE介質擊穿而短路，使該點邏輯連接。,3 紫外線擦除、電可編程只讀存儲器編程 簡稱EPROM，其編程熔絲是一只疊柵型SIMOS管，其結構圖如下圖所示。,4 電擦除、電可編程只讀存儲器編程 簡稱EEPROM，與EPROM結構相似，只是浮柵與漏極間有一薄氧化層，厚度只有80埃，可產生“隧道效應”。它的編程和擦除是同時進行的，每編程一次，就以新的信息代替了原來的信息，整個編程時間不到1秒。 5 閃速型（Flash）存儲單元編程 閃速存儲單元又稱為快擦快寫存儲單元，下圖為閃速存儲單元的截面示意圖：,閃速存儲單元比隧道型存儲單元的芯片結構更簡單、更有效，使閃速存儲單元制成的PLD器件密度更高。這

5、種編程器件可以不用編程器而直接在目標系統(tǒng)或線路板上進行編程，所以稱它為在系統(tǒng)編程Isp。 綜上所述，ROM的編程方法是按“掩膜ROMPROMEPROME2PROMISP”的次序發(fā)展的。,6 可編程只讀存儲器PROM編程 可編程只讀存儲器PROM的結構，由下圖知，它是由存儲矩陣、地址譯碼器及輸出部分組成。 地址譯碼器輸入n位二進制碼可尋址2n個信息單元，產生字線為2n條，其輸出若是m位，則存儲器的總容量為2nm位。,4.3 PLD 的分類,4.3.1 根據(jù)“與”陣列和“或”陣列是否可編程分類 1 “與”陣列固定,“或”陣列可編程器件 這一類型的代表器件是PROM和EPROM 。右圖是一個83（與

6、門或門）陣列結構。因為“與”陣列固定，輸入信號的每個組合都固定連接，所以“與”門陣列為全譯碼陣列。,83（與門或門）陣列結構圖,2“與”陣列和“或”陣列均可編程器件,這種類型的代表器件是PLA，右圖給出了PLA的陣列結構 。由于它具有“與”和“或”陣列均能編程的特點，在實現(xiàn)函數(shù)時，只形成所需的乘積項，使陣列規(guī)模比輸入數(shù)相同的“與”陣列固定、“或”陣列可編程的PROM小得多。,PLA的陣列結構圖,3“或”陣列固定，“與”陣列可編程器件,這種類型的代表器件是PAL、GAL 。這種結構中，“或”陣列固定若干個乘積項輸出，如右圖。圖中每個輸出對應的乘積項有兩個。在典型的器件中，乘積項可達8個，在高密度

7、PLD中乘積項可高達幾十個。,或陣列固定，與陣列可編程,4.3.2根據(jù)性能分類,1 PLA器件： PLA是“與”陣列和“或”陣列均可編程，根據(jù)需要產生乘積項，減小了陣列的規(guī)模。對于多輸入 、多輸出的邏輯函數(shù)可以利用公共的“與”項，提高了陣列利用率。 2 GAL器件： GAL是在PAL基礎上發(fā)展起來的一種具有較高可靠性和靈活性的新型可編程邏輯器件，GAL和PAL在結構上的區(qū)別見下圖：,3高密度可編程邏輯器件 （1）結構 高密度可編程邏輯器件HDPLD（High Density Programmable Logic Device）從芯片密度上有了很大的改進，單片芯片內可以集成成千上萬個等效邏輯門，

8、因此在單片高密度可編程邏輯器件內集成數(shù)字電路系統(tǒng)成為可能。HDPLD器件在結構上仍延續(xù)GAL的結構原理，因而還是電擦寫、電編程的EPLD器件。 參照教材以Altera公司生產的在系統(tǒng)編程邏輯芯片EPM7128S為例講述HDPLD的結構及其特點。 （2）特點 速度高、低功耗、抗噪聲容限較大；精確的故障定位；可以在一個單片內設計幾個系統(tǒng)；乘積項共享；集成密度高。,4.4 CPLD和FPGA,4.4.1 CPLD CPLD元件，基本上是由許多個邏輯方（Logic Blocks）所組合而成的。而各個邏輯方塊均相似于一個簡單的PLD元件（如22V10）。邏輯方塊間的相互關系則由可變成的連線架構，將整個邏

9、輯電路合成而成。 常見的CPLD元件:Altera公司的Max5000及Max7000系列。Cypress的Max340及Flash370系列等。 一般來說CPLD元件的可邏輯閘數(shù)(gate count)約在10007000 Gate 之間。,CPLD可編程邏輯芯片的結構原理圖如下：,4.4.2 FPGA,FPGA的結構特點是基于查找表技術。 查找表（Look-Up-Table)簡稱為LUT，LUT本質上就是一個RAM。 LUT查找表原理圖如下所示：,FPGA內部結構 以Xilinx Spartan-II現(xiàn)場可編程邏輯器件為例：,三種基本的FPGA編程技術,1 基于SRAM的FPGA器件 這類

10、產品是基于SRAM結構的可再配置型器件，上電時要將配置數(shù)據(jù)讀入片內SRAM中，配置完成就可進入工作狀態(tài)。掉電后SRAM中的配置數(shù)據(jù)丟失，F(xiàn)PGA內部邏輯關系隨之消失。這種基于SRAM的FPGA可以反復使用。 2 反熔絲器件FPGA 由專用編程器根據(jù)設計實現(xiàn)所給出的數(shù)據(jù)文件，對其內部的反熔絲陣列進行燒錄，從而使器件實現(xiàn)相應的邏輯功能。這種器件的缺點是只能一次性編程；優(yōu)點是具有高抗干擾性和低功耗，適合于要求高可靠性、高保密性的定型產品。 3 基于Flash的FPGA 在這類FPGA器件中集成了SRAM和非易失性EEPROM兩類存儲結構。其中SRAM用于在器件正常工作時對系統(tǒng)進行控制，而EEPROM

11、則用來裝載SRAM 。掉電后，配置信息保存在片內的EEPROM中，因此不需要片外的配置芯片。,FPGA器件選型原則,對于繼承性產品的開發(fā)，盡量使用熟悉并一直使用的FPGA廠商的產品；對于新產品的開發(fā)，則可以根據(jù)待設計系統(tǒng)的特點和要求，以及各種FPGA器件的特性來初步選擇FPGA廠商和產品系列。 根據(jù)FPGA芯片成本來選擇FPGA器件廠商和產品系列。 選擇具體型號的FPGA時，需要考慮的因素較多，包括管腳數(shù)量、邏輯資源、片內存儲器、功耗、封裝形式等等。另外為了保證系統(tǒng)具有較好的可擴展性和可升級性，一般應留出一定的資源余量。 FPGA器件外圍器件的選擇： FPGA選定之后，還有根據(jù)FPGA的特性，

12、為其選擇合適的電源芯片、片外存儲器芯片、配置信息存儲器等多種器件。在系統(tǒng)設計和開發(fā)階段，應該盡量選擇升級空間大、管腳兼容的器件。在產品開發(fā)后期再考慮將這些外圍器件替換為其他的兼容器件以降低成本。,4.4.3 CPLD和FPGA的差別與特點,1. CPLD和FPGA的差別 邏輯單元不同 互連不同 編程工藝不同 CPLD的I/O引腳更多，尺寸更小 CPLD的功耗要比FPGA大， FPGA的集成度比CPLD高，具有更復雜的布線結構和邏輯實現(xiàn),2. CPLD和FPGA的特點,CPLD更適合完成各種算法與組合邏輯，各種FPGA更適合于完成時序邏輯 。 CPLD的連續(xù)式布線結構決定了它的時序延遲是均勻的和

13、可預測的，而FPGA的分段式布線結構決定了其延遲的不可預測性。 在編程上FPGA比CPLD具有更大的靈活性。 CPLD比FPGA使用起來更方便。 CPLD的速度比FPGA快,并且具有較大的時間可預測性。 在編程方式上不同。 CPLD保密性好，F(xiàn)PGA保密性差。 CPLD可讓設備作出調整支持多種協(xié)議和標準，并隨著協(xié)議和標準的改變而改變功能 。,4.5 Altera公司的PLD,4.5.1 Altera公司的 CPLD Altera公司的CPLD器件主要有Classic系列、MAX3000系列、MAX5000系列、MAX7000系列和MAX9000系列。由于MAX7000系列在國內應用較為廣泛，其

14、結構具有一定的代表性，所以CPLD的結構以MAX7000為例重點講解。 1MAX7000系列 MAX7000系列是Altera公司銷售量最大的產品，屬于高性能、高密度的CPLD。在結構上包含邏輯陣列塊（LAB）、宏單元、擴展乘積項、可編程連線陣列（PIA）和I/O控制塊。MAX 7000系列包含6005000個可用門、32256個宏單元、44208個用戶I/O管腳、管腳到管腳最短延遲為5.0ns，計數(shù)器最高工作頻率可達178.6MHz。其產品系列如下表所示。,其它典型的CPLD還有MAX 3000系列MAX 5000系列 MAX 9000系列、MAXII 系列。其中MAXII 系列是新一代PL

15、D器件采用0.18m Flash工藝，2004年底推出，采用FPGA結構,配置芯片集成在內部，與普通PLD一樣上電即可工作。容量比上一代大大增加，內部集成一片8kbits串行EEPROM，增加很多功能。MAXII采用2.5V或者3.3V內核電壓，MAXII G系列采用1.8V內核電壓。下表列出了MAX II系列產品的主要特性。,4.5.2 Altera公司的FPGA,Altera的主流FPGA分為兩大類： 一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Cyclone，CycloneII； 還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Startix，Strati

16、xII等。 1Cyclone系列 Cyclone：集成邏輯單元291020060個，支持多種I/O標準，最多兩個鎖相環(huán)，共有六個輸出和層次化的時鐘結構，為復雜設計提供了強大的時鐘管理電路。2003年推出，0.13m工藝，1.5V內核供電，與Stratix結構類似，是目前主流產品。,CycloneII：Cyclone的下一代產品，2005年開始推出，90nm工藝，1.2V內核供電，屬于低成本FPGA，性能和Cyclone相當，提供了硬件乘法器單元。下表是Cyclone II系列產品的主要特性。,2. Stratix Startix ：Startix芯片是Altera大規(guī)模高端FPGA，2002年中期推出，采用0.13m CMOS工藝，1.5V內核供電。 StratixII: Stratix的下一代產品，2004年中期推出，采用90um工藝，1.2V內核供電，是大容量高性能FPGA，性能超越Stratix FPGA。