EDA VHDL第三章 VHDL數(shù)據(jù)類型和運(yùn)算操作符.ppt

1、3.3 VHDL數(shù)據(jù)類型 及運(yùn)算操作符,3.3.1 數(shù)據(jù)對象 3.3.2 詞法規(guī)則與標(biāo)識(shí)符 3.3.3 數(shù)據(jù)類型 3.3.4 運(yùn)算操作符,主要內(nèi)容,VHDL四類語言要素,數(shù)據(jù)對象 數(shù)據(jù)類型 運(yùn)算操作數(shù) 運(yùn)算操作符,對象(object): 可賦予一個(gè)值的客體 VHDL對象的3種基本數(shù)據(jù)類型： 常量 (CONSTANT) 變量 (VARIABLE) 信號(hào) (SIGNAL),3.3.1 數(shù)據(jù)對象,對象的物理含義: 常量：數(shù)電中電源、地等常數(shù) 變量：暫存某些值的載體 信號(hào)：物理設(shè)計(jì)中的某一條硬件連線， 包括輸入、輸出端口,變量：局部量，僅用于process語句、 子程序（function 、proce

2、dure） 信號(hào)：全局量， 用于entity， architecture、package 常量: 全局量，可用于上面兩種場合,對象的特點(diǎn)及使用場合:,用在進(jìn)程語句、子程序中，變量是一個(gè)局部量，其作用范圍僅限在定義了變量的進(jìn)程和子程序中。 書寫格式： VARIABLE 變量名：數(shù)據(jù)類型 約束條件 :表達(dá)式； 舉例如下： VARIABLE result： std_logic:0 ； VARIABLE x，y： integer； VARIABLE a：integer range 0 to 255 :0 ；,1.變量(variable),變量的初值可用于仿真，但綜合時(shí)被忽略,2.常量(constant

3、) 常量說明: 對某一常量名賦予的一個(gè)固定值。 格式如下： CONSTANT 常數(shù)名：數(shù)據(jù)類型:表達(dá)式； 例: CONSTANT width：integer:8; CONSTANT data：bit_vector(3 downto 0):1010； CONSTANT x：new_bit:x；,常量數(shù)據(jù)類型與表達(dá)式的數(shù)據(jù)類型一致,常量的可視性（作用范圍）,庫、程序包,實(shí) 體,結(jié) 構(gòu) 體1,進(jìn)程1,結(jié) 構(gòu) 體2,進(jìn)程2,常量是全局量，其作用范圍取決于被定義的位置,電子硬件系統(tǒng)運(yùn)行的基本特性： 各部分電路工作的并行特性； 信號(hào)傳輸過程中的延時(shí)特性； 多驅(qū)動(dòng)源的總線特性； 時(shí)序電路中觸發(fā)器的記憶特性等

4、,3.信號(hào)(signal),信號(hào)是電子系統(tǒng)內(nèi)部硬件連接和硬件特性表示。 用來描述硬件系統(tǒng)的基本特性,電子電路內(nèi)部硬件實(shí)體相互連接的抽象表示 (通常 在結(jié)構(gòu)體、包集合和實(shí)體說明中使用) 一般書寫格式為： SIGNAL 信號(hào)名：數(shù)據(jù)類型 約束類型:表達(dá)式； 舉例如下： SIGNAL a, b：BIT :0； SIGNAL count：bit_vector(7 down to 0)； SIGNAL init：integer :-1； SIGNAL count：std_logic:= 0 ；,注：1）信號(hào)初始值仿真時(shí)有用，綜合被 忽略 2）信號(hào)是全局量，可在結(jié)構(gòu)體、實(shí) 體、塊中說明和使用信號(hào)。 3）在

5、進(jìn)程和子程序中只能使用信 號(hào)，不能說明信號(hào)。,進(jìn)程中信號(hào)與變量的使用,ENTITY ex IS port(.); END ex; ARCHITECTURE arch_ex OF ex IS signal a,b: std_logic; begin process(a,b) variable c,d:std_logic; begin c:=a+b; d:=a-b; . ENDprocess; END arch ex;,信號(hào)與端口的區(qū)別:,除沒有方向說明外,信號(hào)與實(shí)體的端口PORT概念相似.端口是一種隱形的信號(hào). ENTITY exam IS PORT(SIGNAL a,b: in std_log

6、ic; SIGNAL c: out std_logic); END exam; 端口是一種有方向的信號(hào).即輸出端口不能讀 出數(shù)據(jù),只能寫入數(shù)據(jù);輸入端口不能寫入數(shù)據(jù), 只能讀出數(shù)據(jù). 信號(hào)本身無方向,可讀可寫.,3.3.2 詞法規(guī)則與標(biāo)識(shí)符,1.詞法規(guī)則 1) 注釋 以-開頭直到本行末尾(出現(xiàn)回車或換行符)的文字 提高VHDL語言設(shè)計(jì)程序的可讀性，,1.詞法規(guī)則 2) 數(shù)字 表達(dá)方式：十進(jìn)制，二進(jìn)制、八進(jìn) 制、十六進(jìn)制等為基的數(shù) 十進(jìn)制整數(shù)表示法 78_567(=78567) 以基表示的數(shù) 格式： 基數(shù)符號(hào)#數(shù)值#指數(shù)部分 2#111_1011# 016#F.01#E+4,2、基表示法 格式:

7、 基數(shù)數(shù)字文字E指數(shù) 如: 10#170# (=170) 2#1111_1110# (=254) 16#E# E1 (=2 #1110_0000# 224) 或 (=14*16= 224) 16#F.01# E+2 (=(15+1/(16*16)*16*16=3841.00),關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個(gè)：_。 2#1111_1110# 8#276# 10#170# 16#E#E1,A,實(shí)數(shù)(REAL) 必須帶有小數(shù)學(xué)。 僅用于仿真器,綜合器不支持 有些數(shù)可用實(shí)數(shù)表示，也可用整數(shù)表示。例如99.0是實(shí)數(shù)，99是整數(shù)，兩數(shù)具有相同的值；但兩者具有不同的類型。 在有關(guān)文獻(xiàn)中，實(shí)

8、數(shù)類型也稱為浮點(diǎn)類型(FLOATING TYPE)。但大多數(shù)EDA工具不支持浮點(diǎn)運(yùn)算。, 物理量文字 稱為物理類型(PHYSICAL TYPES)。 書寫格式應(yīng)包含整數(shù)和單位兩部分。 如16 ns 時(shí)間類型一般用于仿真，不用邏輯綜合。,3)字符和字符串 字符:用單引號(hào)括起來數(shù)值，字母，空格及一些特殊字符。 VHDL語言對大小寫英文字母不敏感，但區(qū)分 字符中的大小寫。 1，2 是符號(hào) A，a，B，b 都認(rèn)為是不同的字符,如: variable character_var:character; . character_var:=A;,字符串(STRING) 字符串:是字符類型的一個(gè)非限定數(shù)組 由雙

9、引號(hào)括起來的字符序列。 varible string_var: string(1 to 7); . string_var:=Rosebud; 文字字符串：“文字” 如：“ERROR”， “ZZZZ”，“XXXX” ，“X” “BOTHS AND QEAN”, 數(shù)位字符串：稱為位矢量，代表二進(jìn)制、八進(jìn)制、十六進(jìn)制的數(shù)組。其位矢量的長度為等值的二進(jìn)制位數(shù)。 格式： 基數(shù)符號(hào)“數(shù)值” 其中基數(shù)符號(hào)有三種： B：二進(jìn)制基數(shù)符號(hào)。 O：八進(jìn)制基數(shù)符號(hào)，每一個(gè)八進(jìn)制數(shù) 代表一個(gè)3位的二進(jìn)制數(shù)。 X：十六進(jìn)制基數(shù)符號(hào)，每一個(gè)十六進(jìn) 制數(shù)代表一個(gè)4位的二進(jìn)制數(shù)。 如: B1011_1111, O152,4)下

10、標(biāo)名及下標(biāo)段名,下標(biāo)名: 用于指示數(shù)組型變量或信號(hào)的某一元素. 格式: 標(biāo)識(shí)符(表達(dá)式) 下標(biāo)段名: 用于指示數(shù)組型變量或信號(hào)的某一段元素 格式: 標(biāo)識(shí)符(表達(dá)式to/downto表達(dá)式) 如: a:std_logic_vector(7 downto 0) a(7), a(6).a(0) a(7 downto 0) ,a(7 downto 4), a(5 downto 3),2.標(biāo)識(shí)符:定義常數(shù)、變量、信號(hào)、 端口、子程序或參數(shù)的名字,VHDL87版: 短標(biāo)識(shí)符 VHDL93版: 短標(biāo)識(shí)符和擴(kuò)展標(biāo)識(shí)符,VHDL語言有兩個(gè)標(biāo)準(zhǔn)版：,VHDL短標(biāo)識(shí)符(基本標(biāo)識(shí)符)遵守以下規(guī)則： (1) 必須以英文

11、字母打頭。 (2) 字符可以大小寫的字母、數(shù)字和下劃線“_”。 (3) 下劃線前后都必須有英文字母或數(shù)字。 (4) 英文字母不區(qū)分大小寫 (5)不能連續(xù)使用下劃線“_”，最后一個(gè)符號(hào)也 不能用下劃線 (6) 不允許包含圖形符號(hào)、空格符,短標(biāo)識(shí)符,注意: EDA工具綜合、仿真時(shí)，不區(qū)分大小寫。 對VHDL的保留字(關(guān)鍵字)不能做標(biāo)識(shí)符： ENTITY，ARCHITECTURE，END，BUS，USE，WHEN，WAIT，IS 在程序書寫時(shí)，一般要求大寫或黑體，使得程序易于閱讀，易于檢查錯(cuò)誤。,以下標(biāo)識(shí)符哪些是合法的？ multi_78screens 、 Multi_、 Multi_Screens

12、、 MULTI_SCRE_ENS illegal%name _illegalname 9illegal entity data_ _BUS Not-Ack,上一次課的內(nèi)容 程序包、庫和配置 VHDL四類語言要素:數(shù)據(jù)對象、詞法規(guī)則與標(biāo)識(shí)符 本次課程內(nèi)容： 數(shù)據(jù)類型、 運(yùn)算操作符,擴(kuò)展標(biāo)識(shí)符是VHDL93版增加的標(biāo)識(shí)符書寫規(guī)則： (1)用反斜杠來定界,免去了87標(biāo)準(zhǔn)基本標(biāo)識(shí)符的一些限制。 (2) 可以數(shù)字打頭,允許包含圖形符號(hào)、空格符。 例如：mode A, $100, p%name等。 (3)反斜杠之間的字符可以用關(guān)健字。 如：buffer, entity, end等。 (4) 標(biāo)識(shí)符的界定符

13、兩個(gè)斜杠之間可用數(shù)字打頭。 如： 100$，2chip，4screens等。 (5) 允許多個(gè)下劃線相連。例：TWO_Computer_sh等。 (6) 擴(kuò)展標(biāo)識(shí)符區(qū)分大小寫。例如: EDA 與eda不同。 (7) 擴(kuò)展標(biāo)識(shí)符與短標(biāo)識(shí)符不同。 如:COMPUTER 與Computer不同。,擴(kuò)展標(biāo)識(shí)符,3.3.3 VHDL語言數(shù)據(jù)類型,VHDL語言程序是強(qiáng)數(shù)據(jù)類型, 要求每一個(gè)常量、變 量、信號(hào)、函數(shù)以及各種參數(shù)學(xué)要有明確的數(shù)據(jù)類 型，并且不同的數(shù)據(jù)類型不能直接代入，相同的類 型，位長不同也不能代入。 EDA工具在編譯會(huì)報(bào)告類型錯(cuò)。,10種標(biāo)準(zhǔn)的預(yù)定義數(shù)據(jù)類型,用戶自定義數(shù)據(jù)類型,按照 定義

14、的方式,數(shù)據(jù)類型根據(jù)使用目的分為： 用于EDA工具對電子系統(tǒng)進(jìn)行綜合的數(shù)據(jù)類型。如標(biāo)量類型(SCALAR TYPE)，復(fù)合類型(COMPOSITE TYPE)。 用于EDA工具對電子系統(tǒng)進(jìn)行仿真的數(shù)據(jù)類型，如存取類型(ACCESS TYPE)。 預(yù)定義數(shù)據(jù)類型在VHDL標(biāo)準(zhǔn)程序包STANDARD中定義的,已經(jīng)包含進(jìn)VHDL的源文件中,因而不必通過USE語句也可以顯式使用.,VHDL語言標(biāo)準(zhǔn)所定義的標(biāo)準(zhǔn)數(shù)據(jù)類型 (1) 整數(shù)類型 (INTEGER TYPE) (2) 實(shí)數(shù)類型或浮點(diǎn)類型 (REAL TYPE FLOATING TYPE) (3) 位類型 (BIT TYPE) (4) 位矢量類型

15、(BIT_VECTOR TYPE) (5) 布爾類型 (BOOLEAN TYPE) (6) 字符類型 (CHARACTER TYPE) (7) 時(shí)間類型或物理類型 (Time type physical type) (8) 錯(cuò)誤類型 (NOTE，WARNIING，ERROR， FAILURE TYPE) (9) 自然數(shù)、整數(shù)類型 (NATURAL TYPE) (10) 字符串類型 (TRING TYPE),用戶在做電子系統(tǒng)設(shè)計(jì)時(shí)，自行定義的數(shù)據(jù)類型： (1) 枚舉類型 (ENUMERATED TYPE) (2) 數(shù)組類型 (ARRAY TYPE) (3)文件類型 (FILES TYPE) (4

16、)記錄類型 (RECODE TYPE) (5) 時(shí)間類型 (TIME TYPE),標(biāo)準(zhǔn)數(shù)據(jù)類型,1、整數(shù)(INTEGER) 包括正整數(shù)與負(fù)整數(shù)和零，硬件電路實(shí)現(xiàn)時(shí), 利用32位的位矢量來表示整數(shù)范圍-(231-1)到(231-1) 。 VHDL綜合器要求對具體的整數(shù)做出范圍約束。否則無法綜合成硬件電路. 如： signal s： INTEGER RANGE 0 TO 15； 信號(hào)s的取值范圍是015,可用4位二進(jìn)制數(shù)表示,因此s將被綜合成由四條信號(hào)線構(gòu)成的信號(hào).,2、實(shí)數(shù)(REAL) 范圍:1.0E38到1.0E38。 僅用于仿真器,綜合器不支持 有些數(shù)可用實(shí)數(shù)表示，也可用整數(shù)表示。例如99.

17、0是實(shí)數(shù)，99是整數(shù)，兩數(shù)具有相同的值；但兩者具有不同的類型。 在有關(guān)文獻(xiàn)中，實(shí)數(shù)類型也稱為浮點(diǎn)類型(FLOATING TYPE)。但大多數(shù)EDA工具不支持浮點(diǎn)運(yùn)算。,3、位(BIT) 位通常用來表示一位的信號(hào)值。 位的值通常用單引號(hào)來括住。 如： TYPE BIT IS (0，1)； 位的值0，1表示信號(hào)的狀態(tài)； 布爾量的值0，1表示假，真。,用雙引號(hào)括起來的一組位數(shù)據(jù) 注意:注明位寬(元素個(gè)數(shù)和排列) 如 SIGNAL a:BIT_VECTOR(7 TO 0) B0000_1111 XFBC -B1111_1011_1100 O371 -B011_111_001,4、位矢量(bit_vec

18、tor),5、布爾量(BOOLEAN) 有兩種狀態(tài)：false或true。 只能進(jìn)行關(guān)系運(yùn)算。 如: 相等=,比較等作比較。 如: BIT值轉(zhuǎn)化成BOOLEAN類型 BOOLEAN_var:=(bit_var=1);,6、字符(CHARACTER) 用單引號(hào)括起來數(shù)值，字母，空格及一些特殊字符。 VHDL語言對大小寫英文字母不敏感，但區(qū)分 字符中的大小寫。 1，2 是符號(hào) A，a，B，b 都認(rèn)為是不同的字符,如: variable character_var:character; . character_var:=A;,7、字符串(STRING) 字符串:是字符類型的一個(gè)非限定數(shù)組 由雙引號(hào)括

19、起來的字符序列。 varible string_var: string(1 to 7); . string_var:=Rosebud;,8、時(shí)間(TIME) 稱為物理類型(PHYSICAL TYPES)。 時(shí)間類型值的范圍是整數(shù)所定義的范圍，從(2311)到(2311)。 書寫格式應(yīng)包含整數(shù)和單位兩部分。 如16 ns 時(shí)間類型一般用于仿真，不用邏輯綜合。,9、錯(cuò)誤等級(SEVRITY LEVEL) 用于表示電子系統(tǒng)工作狀態(tài)。 錯(cuò)誤等級分為：NOTE，WARAING，ERROR，F(xiàn)ALILURE，即注意、警告、錯(cuò)誤、失敗4個(gè)等級。 錯(cuò)誤等級常用來在仿真時(shí)給設(shè)計(jì)者提供電子系統(tǒng)的工作情況。,用戶定

20、義的數(shù)據(jù)類型,用戶自定義類型是VHDL語言的一大特色,可由用戶定義的數(shù)據(jù)類型有: 枚舉類型 整數(shù)與實(shí)數(shù)類型 數(shù)組類型 記錄類型 子類型,類型定義語句TYPE和子類型定義語句SUBTYPE實(shí)現(xiàn)用戶自定義數(shù)據(jù)類型. TYPE 語句格式: type數(shù)據(jù)類型名 is數(shù)據(jù)類型定義 of 基本數(shù)據(jù)類型; type byte is array(7 downto 0)of bit; variable addend: byte; type week is (sun,mon,tue,wed,thu,fri,sat);,子類型定義語句SUBTYPE SUBTYPE 語句格式: subtype數(shù)據(jù)類型名 is數(shù)據(jù)類型

21、定義 范圍; subtype digits is integer range 0 to 10; 由subtype語句定義的數(shù)據(jù)類型稱為子類型,1. 枚舉類型 (ENUMERATED TYPE) 枚舉該類型的所有可能的值 書寫格式：TYPE 數(shù)據(jù)類型名 IS (元素，元素.);,TYPE STD_LOGIC IS ( X ,-不定，未知； O ,-0 1 ,-1 Z ,-高阻 W,-弱信號(hào)不定，未知 L ,-弱信號(hào)0 H ,-弱信號(hào)1 -不可能情況）;,TYPE BOOLEAN IS ( FALSE , TRUE）;,TYPE BIT IS ( 0 , 1）;,例如: type color is

22、 (blue,green,yellow,red); type my_logic is (0,1,U,Z); variable hue: color; signal sig: my_logic; hue:=blue; sig=Z;,2.整數(shù)類型 用戶定義的整數(shù)類型是標(biāo)準(zhǔn)包中整數(shù)類型的子范圍 格式: type 類型名稱 is range 整數(shù)范圍 例: type my_integer is integer range 0 to 9;,3. 數(shù)組類型 (ARRAY TYPE) 數(shù)組類型: 同類型元素的集合。VHDL支持多維數(shù)組 二維數(shù)組聲明： TYPE byte IS ARRAY (7 downto

23、 0) OF bit; TYPE vector IS ARRAY (3 downto 0) OF byte; 限定數(shù)組, 非限定數(shù)組,屬性:,限定數(shù)組:其索引范圍有一定的限制 格式: type 數(shù)組名 is array (數(shù)組范圍) of數(shù)據(jù)類型; 非限定數(shù)組: 數(shù)組的索引范圍被定義成一個(gè)類型范圍 格式: type 數(shù)組名 is array (類型名稱range) of 數(shù) 據(jù)類型; 例: type bit_vector is array (integer range)of bit; varible my_vector: bit_vector(5 downto -5);,屬性: VHDL為多種

24、類型定義了屬性 語法如下: 對象屬性 VHDL為數(shù)組預(yù)先定義的屬性: left right high low length range reverse_range,對應(yīng)變量: variable my_vector: bit_vector(5 downto -5); 各屬性如下: my_vectorleft 5 my_vectorright - 5 my_vectorhigh 5 my_vectorlow - 5 my_vectorlength 11 my_vectorrange (5 downto -5) my_vectorreverse_range (-5 to 5),4. 記錄類型 (RE

25、CODE TYPE) 記錄類型：不同類型的名稱域的集合 TYPE 數(shù)據(jù)類型 IS RECODE 元素名A：數(shù)據(jù)類型 ; . 元素名B：數(shù)據(jù)類型 ; END RECODE,訪問記錄類型中的元素：記錄體名.元素名,constant len:integer=8; subtype byte_vec is bit_vector(len-1 downto 0); type byte_and_ix is record byte: byte_vect; ix: integer range 0 to len; end record; signal x,y,z:byte_and_ix; signal data:

26、byte_vec; signal num:integer; . x.byte=11110000; x.ix=2; data=y.byte; num=y.ix; y=x;,例如:,子類型 子類型是已定義的類型或子類型的一個(gè)子集. 格式 subtype子類型名 is 數(shù)據(jù)類型名范圍; 例: bit_vector類型定義如下: 如設(shè)計(jì)中只用16ns;可定義子類型如下: subtype my_vector is bit_vector(0 to 15);,類型轉(zhuǎn)換 在VHDL程序設(shè)計(jì)中，不同類型的對象必須進(jìn)行數(shù)據(jù)類型轉(zhuǎn)換,才能操作。 3種方法不同類型的數(shù)據(jù)變換：類型標(biāo)記法、函數(shù)轉(zhuǎn)換法和常數(shù)轉(zhuǎn)換法。,li

27、brary ieee; use ieee.std_logic_1164.all; entity cnt4 is port(clk: in std_logic; p: inout std_logic_vector(3 downto 0); end cnt4; library dataio; use dataio.std_logic_ops.all; architecture behv of cnt4 is begin process(clk) begin if clkevent and clk=1 then p=to_vector(to_integer(p)+1); end if; end pr

28、ocess; end behv;,用類型標(biāo)記法(直接類型)實(shí)現(xiàn)類型轉(zhuǎn)換 用于關(guān)系密切的數(shù)據(jù)類型之間的類型轉(zhuǎn)換，即整數(shù)和實(shí)數(shù)的類型轉(zhuǎn)換。 格式: 數(shù)據(jù)類型標(biāo)識(shí)符 (表達(dá)式) 若： variable a,b ：integer； variable c,d ：real； 則有： a:integer(c)； d:real(b)；,VHDL語言標(biāo)準(zhǔn)中的程序包提供的變換函數(shù)來完成這個(gè)工作。這些程序包有3種： STD_LOGIC_1164程序包定義的轉(zhuǎn)換函數(shù)： 函數(shù) TO_STD LOGICVECTOR(A) -由位矢量轉(zhuǎn)換為標(biāo)準(zhǔn)邏輯矢量 函數(shù) TO_BITVECTOR(A)； -由標(biāo)準(zhǔn)邏輯矢量轉(zhuǎn)換為位矢量函

29、數(shù) 函數(shù) TO_STDLOGICV(A)； -由BIT轉(zhuǎn)換為STD_LOGIC 函數(shù) TO_BIT(A)； -由標(biāo)準(zhǔn)邏輯STD_LOGIC轉(zhuǎn)換BIT,用函數(shù)法進(jìn)行數(shù)據(jù)類型轉(zhuǎn)換, std_logic_arith程序包定義的轉(zhuǎn)換函數(shù) 函數(shù)：CONVINTEGER(A)； -由signed，unsigned轉(zhuǎn)換成std_logic_vector 函數(shù)：CONVINTEGER(A)； -由signed，unsigned轉(zhuǎn)換成integer std_logic_unsigned程序包定義的轉(zhuǎn)換函數(shù) 函數(shù)：CONVINTEGER(A)； - 由STD_LOGIC_VECTOR轉(zhuǎn)換成integer 函數(shù)：COMV_STD_LOGIC_VECTOR(A，位長)； -由integer,singed,unsigned轉(zhuǎn)換成標(biāo)準(zhǔn)邏輯矢量,表達(dá)式: 由操作數(shù)和操作符構(gòu)成 完成算術(shù)和邏輯運(yùn)算,VHD