組合邏輯電路的特點(diǎn)組合邏輯電路的分析方法和設(shè)計方法編碼器...ppt

1、-,1,組合邏輯電路的特點(diǎn) 組合邏輯電路的分析方法和設(shè)計方法 編碼器、譯碼器和數(shù)據(jù)選擇器 加法器和比較器 競爭冒險現(xiàn)象 掌握常見集成電路工作原理和使用方法,組合邏輯電路,學(xué)習(xí)要點(diǎn),-,2,4.1 概述,一.組合邏輯電路的特點(diǎn): 根據(jù)邏輯功能的不同,數(shù)字電路分為兩大類:一類是組合邏輯電路,另一類是時序邏輯電路。 在組合電路中,任意時刻的輸出僅取決于該時刻的輸入，與電路的原始狀態(tài)無關(guān)。 在時序電路中,任意時刻的輸出不僅取決于該時刻的輸入，而且與該時刻之前電路的狀態(tài)有關(guān)。,二.邏輯功能的描述: 可以用邏輯圖、函數(shù)表達(dá)式或真值表的形 式來表示邏輯功能。,-,3,4.2 門級組合邏輯電路的分析和設(shè)計,邏

2、輯電路的分析就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。,4.2.1 分析方法,分析步驟： 寫出邏輯表達(dá)式化簡和變換邏輯表達(dá)式列出真值表確定功能。,-,4,例 1 分析如圖4.1所示組合邏輯電路的功能。,（2）化簡,（3） 真值表 如表3.1所示,圖 4.1 例 1 的邏輯電路,解：（1）表達(dá)式,-,5,表 4.1 例1的真值表,-,6,例 2 分析如圖4.2所示組合邏輯電路的功能。 解：,圖 4.2 例2 的邏輯電路,功能：輸入兩個或者兩個以上的1(或0), 輸出 Y為1(或0), 可作為多數(shù)表決電路使用。,-,7,(1) 寫出如下邏輯表達(dá)式,-,8,（2） 化簡,（

3、3）確定邏輯功能: 從邏輯表達(dá)式可以看出， 電路具有“異或”功能。,-,9,4.2.2 設(shè)計方法, 所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。 滿足速度要求，應(yīng)使級數(shù)盡量少，以減少門電路的延遲。 功耗小，工作穩(wěn)定可靠。,設(shè)計時主要考慮的問題：,-,10, 根據(jù)邏輯函數(shù)表達(dá)式及選用的邏輯器件畫出邏輯電路圖。,組合邏輯電路設(shè)計步驟, 邏輯抽象。確定輸入、 輸出變量；0、1兩種狀態(tài)分別對輸入、輸出變量進(jìn)行邏輯賦值，再根據(jù)輸出與輸入的邏輯關(guān)系列出真值表。, 選擇器件類型。根據(jù)要求和器件功能決定。例如，當(dāng)選用MSI器件設(shè)計電路時，對于多輸出函數(shù)來說，選用譯碼器方便，而對單輸出函數(shù)來

4、說，則選用數(shù)據(jù)選擇器方便。 , 根據(jù)真值表和選用邏輯器件的類型，寫出相應(yīng)的邏輯函數(shù)表達(dá)式。當(dāng)采用SSI集成門設(shè)計時，應(yīng)將邏輯函數(shù)表達(dá)式化簡，并變換為與門電路相對應(yīng)的最簡式。,-,11,列出真值表寫出邏輯表達(dá)式邏輯化簡和變換畫出邏輯圖,組合邏輯電路可以采用小規(guī)模集成電路實現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲器、可編程邏輯器件來實現(xiàn)。,歸納：組合邏輯電路的設(shè)計步驟,-,12,解： （1）輸入變量、分別表示三個班學(xué)生是否上自習(xí), 1表示上自習(xí), 表示不上自習(xí)； 輸出變量、 分別表示大教室、小教室的燈是否亮, 表示亮, 表示滅. ,例 3 有三個班學(xué)生上自習(xí)，大教室能容納兩個班學(xué)生，小教室能容納一個

5、班學(xué)生。設(shè)計兩個教室是否開燈的邏輯控制電路，要求如下： (1) 一個班學(xué)生上自習(xí)， 開小教室的燈。 (2) 兩個班上自習(xí)， 開大教室的燈。 (3) 三個班上自習(xí)， 兩教室均開燈。,-,13,（2） 列真值表： 如表4.3所示。,表 4.3 真值表,-,14,（3）寫表達(dá)式并化簡:,（4） 畫邏輯圖: 與或邏輯表達(dá)式畫出邏輯圖；再畫出用與非門實現(xiàn)的邏輯圖。,-,15,圖 4.3 例 3 的邏輯圖(a) 直接實現(xiàn)； (b) 用與非門實現(xiàn),-,16,4.3 編碼器和譯碼器,4.3.1 編碼器,編碼：將特定含義的輸入信號（文字、 數(shù)字、 符號）轉(zhuǎn)換成二進(jìn)制代碼的過程。 編碼器：實現(xiàn)編碼操作的數(shù)字電路。

6、 編碼器分類： 按編碼方式不同，分普通編碼器和優(yōu)先編碼器; 按照輸出代碼的不同，分二進(jìn)制編碼器和非二進(jìn)制編碼器。,1. 二進(jìn)制編碼器 輸入信號的個數(shù)N與輸出變量的位數(shù)n滿足n 要求輸入的N個信號是互相排斥的，稱為線 n線編碼器（如/線編碼器）,-,17,（）列編碼表：,例 5設(shè)計一個4線2線的編碼器。,解：（）確定輸入、輸出變量個數(shù): 由題意知輸入為四 個信息，輸出為Y0、Y1,-,18,（） 畫編碼器電路如圖4.4所示。,圖 4.4 4線 2線編碼器,（） 化簡：,-,19,2. 非二進(jìn)制編碼器(如二十進(jìn)制編碼器) 二 十進(jìn)制編碼器是指用四位二進(jìn)制代碼表示一位十進(jìn)制數(shù)的編碼電路（0線線編碼器

7、）。,同學(xué)自己設(shè)計（列真值表，寫表達(dá)式，畫邏輯圖） 各輸出邏輯函數(shù)式為:,最常見是8421 BCD碼編碼器，輸入信號I0I9代表09共10個十進(jìn)制信號，輸出信號Y0Y3為相應(yīng)二進(jìn)制代碼。,-,20,3. 優(yōu)先編碼器 優(yōu)先編碼器是當(dāng)多個輸入端同時有信號時，電路只對其中優(yōu)先級別最高的信號進(jìn)行編碼。,解： （）根據(jù)題意知，同一時間電話室只能處理一部電話，假如用A、B、C分別代表火警、 急救、工作三種電話，設(shè)電話鈴響用1表示，鈴沒響用0表示。當(dāng)優(yōu)先級別高的信號有效時，低級別的則不起作用，這時用表示；用Y1, Y2表示輸出編碼。,例 5：電話室有三種電話， 按由高到低優(yōu)先級排序依次是火警電話，急救電話，

8、工作電話，要求電話 編碼依次為00、01、10。設(shè)計電話編碼控制電路。,-,21,（） 列真值表: 真值表如下所示。,表4.3 例5的真值表,（） 寫邏輯表達(dá)式,-,22,（） 畫優(yōu)先編碼器邏輯圖如圖4.5所示。,圖4.5 例5的優(yōu)先編碼邏輯圖,-,23,優(yōu)先編碼器74LS148的擴(kuò)展 用74LS148優(yōu)先編碼器可以多級連接進(jìn)行擴(kuò)展功能, 如用兩塊74LS148可以擴(kuò)展成為一個16線4線優(yōu)先編碼器, 如圖4.6所示。 ,圖 4.6 16線4線優(yōu)先編碼器,-,24,根據(jù)圖3.6進(jìn)行分析可以看出, 高位片S1=0允許對輸入I8 I15編碼，YS1=1，S2=1，則高位片編碼，低位片禁止編碼。但若I

9、8I15都是高電平，即均無編碼請求，則YS1=0允許低位片對輸入I0I7編碼。顯然，高位片的編碼級別優(yōu)先于低位片。,優(yōu)先編碼器74LS148的應(yīng)用舉例 計算機(jī)鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤上的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進(jìn)制數(shù)碼，送到計算機(jī)的中央處理單CPU，然后再進(jìn)行處理、存儲、輸出到顯示器或打印機(jī)上。,-,25,4.3.2 譯碼器,譯碼是編碼的逆過程，即將每一組輸入二進(jìn)制代碼 “翻譯”成為一個特定的輸出信號。 實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。 譯碼器分為變量譯碼器和顯示譯碼器。 變量譯碼器有二進(jìn)制譯碼器和非二進(jìn)制譯器。 顯示譯碼

10、器按顯示材料分為熒光、發(fā)光二極管譯碼器、液晶顯示譯碼器; 按顯示內(nèi)容分為文字、數(shù)字、符號譯碼器。,-,26,1. 二進(jìn)制譯碼器（變量譯碼器） 常用的有：TTL系列中的54/74HC138、 54/74LS138；CMOS系列中的54/74HC138、 54/74HCT138等。圖3.7所示為74LS138的符號圖、 管腳圖， 其邏輯功能表如表4.4所示。 ,圖4.7 74LS138符號圖和管腳圖 (a) 符號圖; (b) 管腳圖,-,27,表4.4 74LS138譯碼器功能表,-,28,2. 非二進(jìn)制譯碼器 如二 -十進(jìn)制譯碼器。常用型號有: TTL系列的54/7442、 54/74LS42和

11、CMOS系列中54/74HC42、54/74HCT42等。 圖3.8所示為74LS42的符號圖和管腳圖。該譯碼器有A0A3四個輸入端, Y0Y9共10個輸出端, 簡稱4線-10線譯碼器。74LS42的邏輯功能表如表4.5所示。,由功能表4.4可知，它能譯出三個輸入變量的全部狀態(tài)。該譯碼器設(shè)置了E1，E2A，E2B三個使能輸入端, 當(dāng)E1為1且E2A和E2B均為0時, 譯碼器處于工作狀態(tài)，否則譯碼器不工作。,-,29,圖 4.8 74LS42二 十進(jìn)制譯碼器(a) 符號圖; （b） 管腳圖,-,30,表4.5 74LS42二-十進(jìn)制譯碼器功能表,-,31,由表4.5知，Y0輸出為Y0= 當(dāng) A3

12、A2A1A0=0000 時， 輸出Y0=0。它對應(yīng)的十進(jìn)制數(shù)為0。其余輸出依次類推。, 顯示譯碼器常見的是數(shù)字顯示電路, 它通常由譯碼器、驅(qū)動器和顯示器等部分組成。 1) 顯示器件 數(shù)碼顯示器按顯示方式有分段式、 字形重疊式、 點(diǎn)陣式。 七段顯示器應(yīng)用最普遍。它有共陽極和共陰極兩種接法。 共陽極接法(圖4.9(c)是各發(fā)光二極管陽極相接，對應(yīng)極接低電平時亮。 圖4.9(b)所示為發(fā)光二極管的共陰極接法，共陰極接法是各發(fā)光二極管的陰極相接， 對應(yīng)極接高電平時亮。,4.3.3. BCD-七段顯示譯碼器,-,32,圖 4.9 半導(dǎo)體顯示器（a） 管腳排列圖; (b) 共陰極接線圖; (c) 共陽級接

13、線圖,-,33,圖 4.10七段數(shù)字顯示器發(fā)光段組合圖, 如圖4.11為顯示譯碼器74LS48的管腳排列圖，表4.7所示為74LS48的邏輯功能表，它有三個輔助控制端,-,34,圖 4.11 74LS48的符號圖和管腳排列圖,-,35,表 4.7 74LS48顯示譯碼器的功能表,-,36,-,37,1. 譯碼器實現(xiàn)函數(shù) 例 6 用一個3線-8線譯碼器實現(xiàn)函數(shù) 解 如表48所示，當(dāng)E1接+5V,E2A和E2B接地時。得到對應(yīng)個輸入端的輸出Y：,譯碼器的應(yīng)用,-,38,將輸入變量A、B、C分別代替A2、A1、A0, 則可到函數(shù):,可見，用3線-8線譯碼器再加上一個與非門就可實現(xiàn)函數(shù)Y，其邏輯圖如圖

14、所示.,-,39,例7: 用兩片74LS138實現(xiàn)一個4線-16線譯碼器。 解:利用譯碼器的使能端作為高位輸入端如圖4.13所示, 當(dāng)A3=0時, 低位片74LS138工作，對輸入A3、A2、A1、A0進(jìn)行譯碼，還原出Y0Y7, 則高位禁止工作；當(dāng)A3=1時，高位片74LS138工作，還原出Y8Y15，而低位片禁止工作。 ,圖4.12 例7的連接圖,2. 譯碼器的擴(kuò)展 ,-,40,4.4.1 多路選擇器,.數(shù)據(jù)選擇器的功能： 從多路輸入中選擇一路輸出。 根據(jù)輸入端的個數(shù)分為四選一、八選一等等。其功能如圖3.13所示的單刀多擲開關(guān)。 ,圖3.13數(shù)據(jù)選擇器示意圖,數(shù)據(jù)選擇器由地址端、控制端、數(shù)據(jù)

15、輸入端和使能信號端組成。,4.4 多路選擇器和多路分配器,-,41,-,42,如圖4.14所示是四選一選擇器的邏輯圖和符號圖。其中, A1、A0為控制數(shù)據(jù)準(zhǔn)確傳送的地址輸入信號, D0D3供選擇的電路并行輸入信號, 為選通端或使能端，低電平有效。當(dāng) =1時， 選擇器不工作，禁止數(shù)據(jù)輸入。 =0時，選擇器正常工作允許數(shù)據(jù)選通。四選一數(shù)據(jù)選擇器輸出邏表達(dá)式,功能表如表4.所示。,-,43,表4.8 四選一功能表,常用芯片：四選一 74ls153,-,44,圖 4.15 74LS151數(shù)據(jù)選擇器（a） 符號圖; (b) 管腳圖,八選一數(shù)據(jù)選擇器74LS151 ,-,45,-,46,解：十六選一的數(shù)據(jù)

16、選擇器的地址輸入端有四位， 最高位A3的輸入可以由兩片八選一數(shù)據(jù)選擇器的使能端接非門來實現(xiàn)，低三位地址輸入端由兩片74LS151的地址輸入端相連而成，連接圖如圖3.所示。當(dāng)A3=0時, 低位片4LS151工作, 根據(jù)地址控制信號A3A2A1A0選擇數(shù)據(jù)D0D7輸出；A3=1時, 高位片工作, 選擇D8D15進(jìn)行輸出。,2. 數(shù)據(jù)選擇器的功能擴(kuò)展,例 8 用兩片74LS151連接成一個十六選一的數(shù)據(jù)選擇器,-,47,圖 4.16 例8的連接圖,-,48,利用數(shù)據(jù)選擇器，當(dāng)使能端有效時，將地址輸入、數(shù)據(jù)輸入代替邏輯函數(shù)中的變量實現(xiàn)邏輯函數(shù)。,3. 數(shù)據(jù)選擇器的應(yīng)用,解 把邏輯函數(shù)變換成最小項表達(dá)式

17、：,例 9 試用八選一數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù),-,49,八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達(dá)式為,將式中A2、A1、A0用A、B、C來代替, D0=D1=D3=D6=1, D2=D4=D5=D7=0， 畫出該邏輯函數(shù)的邏輯圖， 如圖4.17,-,50,圖4.17 例9的邏輯圖,-,51,例10 用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。,則有： D0 = D1 = D2 = D4 = 0 D3 = D5 = D6 = D7 = 1 ,解：三變量多數(shù)表決器在例1中已分析, 其邏輯表達(dá)式為,-,52,畫出邏輯圖如圖4.18所示,圖4.18 例10的邏輯圖,-,53,4.5.1 加法器,1. 半

18、加器 半加器是只考慮兩個加數(shù)本身， 而不考慮來自低位進(jìn)位的邏輯電路。 設(shè)計一位二進(jìn)制半加器, 輸入變量有兩個，分別為加數(shù)A和被加數(shù)B; 輸出也有兩個，分別為和數(shù)S和進(jìn)位C。,圖 4.19 半加器(a) 邏輯圖； (b) 邏輯符號,4.5加法器和比較器,-,54,2. 全加器 全加器是完成兩個二進(jìn)制數(shù)Ai和Bi及相鄰低位的進(jìn)位Ci-1相加的邏輯電路。 設(shè)計一個全加器，其中，i 和i分別是被加數(shù)和加數(shù)，i-1為相鄰低位的進(jìn)位，i為本位的和，i為本位的進(jìn)位。 全加器的真值表如表4.1所示。,-,55,表 4.1 全加器的真值表,-,56,由真值表寫出邏輯表達(dá)式,-,57,圖3.是全加器的邏輯圖和邏輯

19、符號。CI是進(jìn)位輸入端，CO是進(jìn)位輸出端。,圖4. 全加器 （a） 邏輯圖; （b） 邏輯符號,-,58,多位數(shù)相加時，要考慮進(jìn)位, 進(jìn)位的方式有串行進(jìn)位和超前進(jìn)位兩種?？梢圆捎萌悠鞑⑿邢嗉哟羞M(jìn)位的方式來完成，圖4.21是四位串行進(jìn)位加法器。,圖4.21 四位串行進(jìn)位加法器,3. 多位加法器,-,59,4.5.2 數(shù)值比較器,1. 定義及功能 數(shù)字比較器就是對兩個位數(shù)相同的二進(jìn)制數(shù)A、B進(jìn)行比較，其結(jié)果有AB、AB和AB三種可能性。,設(shè)計比較兩個一位二進(jìn)制數(shù)A和B大小的數(shù)字電路，輸入變量是兩個比較數(shù)和,輸出變量YAB、 YAB、 YAB分別表示AB、AB和AB三種比較結(jié)果，其真值表如表4.

20、11所示。,-,60,表4.11 一位數(shù)字比較器的真值表,根據(jù)真值表寫出邏輯表達(dá)式： YAB=A YAB= B YA=B=AB+ = 由邏輯表達(dá)式畫出邏輯圖如圖4.22所示。 ,-,61,圖 4.22 一位數(shù)據(jù)比較器,-,62,2. 集成數(shù)字比較器 (1). 集成數(shù)字比較器74LS85 集成數(shù)字比較器74LS85是四位數(shù)字比較器,其管腳排列圖如圖4.23所示。,圖4.23 74LS85管腳排列圖,-,63,A、 B為數(shù)據(jù)輸入端；三個級聯(lián)輸入端IAB、IAB、IAB，表示低四位比較的結(jié)果輸入；輸出端：FAB、FAB、FAB，其功能表如表3.1所示。從表中可以看出，若比較兩個四位二進(jìn)制數(shù)A（A3A

21、2A1A0）和B（B3B2B1B0）的大小, 從最高位開始進(jìn)行比較，如果A3B3，則A一定大于B; 反之, 若A3B3，則一定有A小于B；若A3B3，則比較次高位A2和B2, 依此類推直到比較到最低位，若各位均相等，則A=B。,-,64,表4.1 四位數(shù)字比較器功能表,-,65,(2). 數(shù)字比較器的擴(kuò)展 74LS85數(shù)字比較器的串級輸入端IAB、IAB、IAB是為了擴(kuò)大比較器功能設(shè)置的, 當(dāng)不需要擴(kuò)大比較位數(shù)時, IAB、IAB接低電平, IAB接高電平；若需要擴(kuò)大比較器的位數(shù)時, 只要將低位的FAB、FAB和FAB分別接高位相應(yīng)的串接輸入端IAB、IAB、IAB即可。 用兩片74LS85組成八位數(shù)字比較器的電路如圖4.24所示。 ,-,66,圖 4.24 兩片74LS85擴(kuò)展連接圖,！單片74LS85的使用,-,67,4. 6 組合邏輯電路中的競爭冒險現(xiàn)象,4.6.1 競爭冒險現(xiàn)象及其成因,1. 在組合電路中，當(dāng)輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。,產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的