ADC0809外圍接口電路.ppt

1、課題背景、目的、意義,1.課題背景、目的、意義 本課題以FPGA技術(shù)為基礎(chǔ)，以Verilog為描述語(yǔ)言，以QuartusII為仿真平臺(tái)，設(shè)計(jì)ADC0809接口電路邏輯。該邏輯電路嵌入FPGA中,與ADC0809互連。通過(guò)FPGA實(shí)現(xiàn)對(duì)模數(shù)轉(zhuǎn)換芯片的控制，使進(jìn)入ADC0809的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)并輸出顯示。,設(shè)計(jì)思路,1.了解ADC0809芯片內(nèi)部結(jié)構(gòu)和管腳的工作原理； 2.依據(jù)芯片的管腳的工作原理，設(shè)定 ADC0809接口電路接口的工作方式；由管腳的工作方式，設(shè)定代碼的大體框架； 3.由芯片的工作程序，最終確ADC0809接口電路采樣控制過(guò)程 。 4.驗(yàn)證檢查。,ADC0809芯片概述,A

2、DC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開(kāi)關(guān)，可控制8個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。 ADC0809的精度是8位，轉(zhuǎn)換時(shí)間約為100s，含鎖存控制的8路開(kāi)關(guān)，輸出有三態(tài)緩沖控制，單5V電源供電。,ADC0809的內(nèi)部結(jié)構(gòu),右圖所示為ADC0809芯片的內(nèi)部結(jié)構(gòu)，從圖中可看到多路開(kāi)關(guān)可選通8個(gè)模擬通道，允許8路模擬量分時(shí)輸入，共用一個(gè)A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，這是一種經(jīng)濟(jì)的多路數(shù)據(jù)采集方法。地址鎖存與譯碼電路完成對(duì)A、B、C 3個(gè)地址位進(jìn)行鎖存和譯碼，其譯碼輸出用于通道選擇，其轉(zhuǎn)換結(jié)果通過(guò)三態(tài)輸出鎖存器存放、輸出。,ADC0809芯片管腳的工作原理,(1) 模擬信號(hào)輸入IN0IN7：

3、 IN0-IN7 為八路模擬電壓輸入線(xiàn)； (2) 地址輸入和控制線(xiàn) ：地址輸入和控制線(xiàn)共4 條，其中ADDA、ADDB 和ADDC 為地址輸入線(xiàn)，選擇IN0-IN7 上哪一路模擬電壓送給比較器進(jìn)行A/D 轉(zhuǎn)換。ALE 為地址鎖存允許輸入線(xiàn)，高電平有效。當(dāng)ALE 線(xiàn)為高電平時(shí)，ADDA、ADDB和ADDC 三條地址線(xiàn)上地址信號(hào)得以鎖存。 (3) 數(shù)字量輸出及控制線(xiàn)（11 條）：START 為“啟動(dòng)脈沖”輸入線(xiàn)，上升沿清零，下降沿啟動(dòng)ADC0809 工作。EOC 為轉(zhuǎn)換結(jié)束輸出線(xiàn)，該線(xiàn)高電平表示AD 轉(zhuǎn)換已結(jié)束，數(shù)字量已鎖入“三態(tài)輸出鎖存器”。D0-D7 為數(shù)字量輸出線(xiàn)，D7 為最高位。ENABL

4、E 為“輸出允許”線(xiàn)，高電平時(shí)能使D0-D7 引腳上輸出轉(zhuǎn)換后的數(shù)字量。 (4) 電源線(xiàn)及其他（5 條）：CLOCK 為時(shí)鐘輸入線(xiàn)，用于為ADC0809 提供逐次比較所需，一般為640kHz 時(shí)鐘脈沖。Vcc 為+5V 電源輸入線(xiàn)，GND 為地線(xiàn)。+VREF 和-VREF 為參考電壓輸入線(xiàn)，用于給電阻網(wǎng)絡(luò)供給標(biāo)準(zhǔn)電壓。+VREF 常和VDD 相連，-VREF 常接地。,ADC0809芯片的工作過(guò)程：,（1）當(dāng)模擬量送至某一輸入通道INi后，CPU將標(biāo)識(shí)該通道編碼的三位地址信號(hào)經(jīng)數(shù)據(jù)線(xiàn)或地址線(xiàn)輸入到ADDC、ADDB、ADDA引腳上。 （2）地址鎖存允許ALE鎖存這三位地址信號(hào)，啟動(dòng)命令STAR

5、T啟動(dòng)A/D轉(zhuǎn)換。 （3）轉(zhuǎn)換開(kāi)始：EOC變低電平；轉(zhuǎn)換結(jié)束：EOC變?yōu)楦唠娖?。EOC可作為中斷請(qǐng)求信號(hào)。 （4）轉(zhuǎn)換結(jié)束后，可通過(guò)執(zhí)行IN指令，設(shè)法在輸出允許EN腳上形成一個(gè)正脈沖，打開(kāi)三態(tài)緩沖器把轉(zhuǎn)換的結(jié)果輸入到D70，一次A/D轉(zhuǎn)換便完成了。,ADC0809接口電路管腳的工作原理的確定,由ADC0809芯片的管腳的工作原理，可以推出ADC0809接口電路管腳的工作原理。確定ADC0809接口電路的各個(gè)管腳是輸入管腳或者為輸出管腳。 了解芯片的管腳的工作原理后，畫(huà)出ADC0809接口電路原理圖,FPGA與ADC0809接口電路原理圖,ADC0809芯片管腳中：,模擬信號(hào)輸入IN0IN7，由

6、模擬電路輸入模擬信號(hào)； 4條電源線(xiàn)： +VREF 和-VREF 為參考電壓輸入線(xiàn)，用于給電阻網(wǎng)絡(luò)供給標(biāo)準(zhǔn)電壓。+VREF 常和VDD 相連，-VREF 常接地。 上述的端口直接按照要求連線(xiàn)。,ADC0809與FPGA接口電路設(shè)計(jì),FPGA_IO18接收ADC0809 8位數(shù)數(shù)據(jù)； FPGA_IO9接收ADC0809 轉(zhuǎn)換結(jié)束信號(hào)EOC； FPGA_IO1012 為ADC0809提供8路模擬信號(hào)開(kāi)關(guān)的3位地址選通信號(hào)（ADD-AC）；另需外界輸入地址信號(hào)； FPGA_IO13 為ADC0809提供地址鎖存控制信號(hào)ALE：高電平時(shí)把三個(gè)地址信號(hào)送入地址鎖存器，并經(jīng)譯碼器得到地址輸出，以選擇相應(yīng)的模

7、擬輸入通道；,接下頁(yè),FPGA_IO14為ADC0809提供輸出允許控制信號(hào)ENABLE：電平由低變高時(shí)，打開(kāi)輸出鎖存器，將轉(zhuǎn)換結(jié)果的數(shù)字量送到數(shù)據(jù)總線(xiàn)上； FPGA_IO15為ADC0809提供啟動(dòng)控制信號(hào)START：一個(gè)正脈沖過(guò)后A/D開(kāi)始轉(zhuǎn)換；,FPGA_IO16為ADC0809提供時(shí)鐘信號(hào)信號(hào)CLOCK， ADC0809沒(méi)有內(nèi)部時(shí)鐘，需外接10KHz1290Hz的時(shí)鐘信號(hào)，這里由FPGA的系統(tǒng)時(shí)鐘（50MHz）經(jīng)256分頻得到clk1（195KHz）作為ADC0809轉(zhuǎn)換工作時(shí)鐘,ADC0809采樣控制程序電路符號(hào),左邊為輸入端 右邊是輸出端,在確定外圍接口電路端口的輸入、輸出后，描述

8、出ADC0809采樣控制程序電路符號(hào),由于知道了ADC0809芯片的工作過(guò)程，依此可以推導(dǎo)并確定ADC0809接口電路采樣控制過(guò)程。,當(dāng)模擬量送至某一輸入端（如IN-0或IN-1）等，由3位地址信號(hào)選擇，而地址信號(hào)（ADDC、ADDB、ADDA）由ALE鎖存。START是轉(zhuǎn)換啟動(dòng)信號(hào)，一個(gè)正脈沖過(guò)后A/D開(kāi)始轉(zhuǎn)換 EOC是轉(zhuǎn)換情況狀態(tài)信號(hào)，當(dāng)啟動(dòng)轉(zhuǎn)換約100s后，EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換結(jié)束。 在EOC的上升沿后，且輸出使能信號(hào)ENABLE為高電平，則控制打開(kāi)三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)由q(7，0)輸出。 至此ADC0809的一次轉(zhuǎn)換結(jié)束,ADC0809接口電路采樣控制過(guò)程,ADC0809的工作時(shí)序圖,ADC0809采樣控制狀態(tài)圖,根據(jù)其采樣時(shí)序用狀態(tài)機(jī)來(lái)描述采樣控制過(guò)程，其狀態(tài)轉(zhuǎn)換關(guān)系 如左圖所示。,由Quartus軟件進(jìn)行驗(yàn)證,按照軟件的驗(yàn)證的步驟進(jìn)行代碼的驗(yàn)證； 將Verilog HDL 文件生成為符號(hào)（Symbol ）生成符號(hào)圖如下：,與先前預(yù)測(cè)的控制電路符號(hào)一樣,由Quartus軟件進(jìn)行驗(yàn)證,按照軟件的驗(yàn)證的步驟進(jìn)行代碼的驗(yàn)證； 在矢量波形文件中對(duì)輸入量輸入波形如圖,生成仿真網(wǎng)表，選擇仿真模式 ，然后點(diǎn)擊Start 按鈕，開(kāi)始仿真。在仿真完成后，點(diǎn)擊Report 按鈕即可觀看仿真的結(jié)果，,在輸出端口中d70的輸入波形為00000001。,輸