開題報告畢業(yè)論文

中 北 大 學(xué)畢業(yè)設(shè)計開題報告學(xué) 生 姓 名：王澤源學(xué) 號：1406034121學(xué) 院： 儀器與電子學(xué)院專 業(yè)： 微電子科學(xué)與工程設(shè)計題目： 基于 CMOS 的高精度低功耗電壓比較器的設(shè)計與仿真指導(dǎo)教師: 朱平2017 年 11 月 7 日畢 業(yè) 設(shè) 計 開 題 報 告1選題依據(jù)：1.1 本設(shè)計研究背景當(dāng)前便攜式通訊產(chǎn)品、高清視頻產(chǎn)品、精密測量儀器和儀表、定位導(dǎo)航系統(tǒng)等領(lǐng)域的快速發(fā)展，推動著 ADC 向高速高分辨率和低功耗的方向發(fā)展?，F(xiàn)在國際主流的 ADC電路結(jié)構(gòu)有快閃 ADC，流水線 ADC、折疊內(nèi)插 ADC 等。隨著系統(tǒng)芯片的功能越來越復(fù)雜,集成度的不斷提高,電路規(guī)模的不斷擴展,芯片的功耗己成為日漸突出的問題。盡管近幾年集成電路的供電電壓有所下降，但是功耗卻增長了近兩倍;同時芯片面積的不斷減小,導(dǎo)致功率密度更大程度地增長。這直接導(dǎo)致芯片散熱設(shè)計難度和封裝成本越來越高,進而影響芯片的可靠性。所以，減小芯片功耗對于芯片設(shè)計的成敗是至關(guān)重要的。在諸如筆記本、手機、掌上電腦等手持式便攜系統(tǒng)中,采用高功耗的系統(tǒng)芯片勢必大大減小電池的使用壽命 1。目前，集成電路尺寸己進入到超深亞微米階段，特征電壓也降到 1V 以下，功耗問題伴隨著噪聲及短溝道等效凸顯出來。雖然芯片電源電壓越來越低，但由于電路集成度的不斷提高，單位面積芯的功耗越來越高。低功耗、高速度、低噪聲等性能要求加大了集成電路設(shè)計的難度。特別是在一些便攜式電子產(chǎn)品中，如手機、筆記本電腦、掌上游戲機等，低功耗設(shè)計芯片電路的重要性能指標(biāo)之一。深亞微米下短溝道和噪聲溫度等效應(yīng)使諸如高線性度、高速、低功耗數(shù)據(jù)轉(zhuǎn)換器(ADC)等混合信號電路設(shè)計難度加大。作為模擬前端重要模塊的模數(shù)轉(zhuǎn)換器需要工作在較低功耗下以滿足嵌入式便攜式系統(tǒng)低耗能要求，此類模塊廣泛應(yīng)用于手機、PDA, 3G 無線終端和 WLAN 中 2。1.2 國內(nèi)外研究現(xiàn)狀1.2.1 發(fā)展歷史關(guān)于比較器的研發(fā)歷史，綜合國際和國內(nèi)模數(shù)轉(zhuǎn)換器發(fā)展的情況來看，其趨勢是追求低功耗、高精度高速度、低的傳輸延遲時間，低輸入失調(diào)電壓及低踢回噪聲。比較器結(jié)構(gòu)一般為全差分、可再生式、多級放大的級聯(lián)形式。比較器前面放置一個緩沖放大器，用來降低回踢噪聲。用采樣電容可抵消失調(diào)誤差，但采樣電容應(yīng)盡量小，以提高電路帶寬，而且采樣電容的下極板應(yīng)連到管子?xùn)艠O，上極板連到驅(qū)動源。在高速應(yīng)用時，用瞬時短路法使比較器得到迅速恢復(fù) 2。2006 年 9 月，ADI ( Analog Device Incorporation)推出 ADCMP 60x 系列滿電源擺幅的比較器，適合于高速，低功耗，R-R 擺幅和高精密度應(yīng)用。該系列比較器可提供多種可編程延遲，從 lns 到 35ns(隨機抖動小到 2.5ps RMS 有效值)。ADCMP60x 比較器可提供在 2.5V5.5V 電源范圍內(nèi)完全達到規(guī)定的 R-R 性能。這在低電壓應(yīng)用中非常有利，特別是在前一代快速 R-R 比較器在低于 2.7V 的工作電壓時會出現(xiàn)死區(qū)的情況下 2。2006 年 12 月，奧地利微電子公司(Austria micro systems)推出比較器產(chǎn)品系列AS 1970-75。該系列有單路、雙路、4 路輸入可供選擇，加上單個比較器輸入的功耗低至 8.5uA 的特性，使這些 IC 成為了許多電池供電應(yīng)用的理想解決方案。AS1970-75 系列采用+2.5V 至+5.5V 的單電源供電，非常適用于 3V 和 5V 的應(yīng)用。這些 IC 能通過兩節(jié) AA 電池驅(qū)動，并提供 R-R 特性，且輸入偏置電流僅為 1pA。此外，0.5mV 的低輸入偏置電壓和 3mV 的遲滯加上低功耗特性，使 AS1970-75 系列成為便攜式設(shè)備內(nèi)電池監(jiān)測和電池管理應(yīng)用的理想選擇 3。2007 年 5 月，高性能模擬信號路徑產(chǎn)品供應(yīng)商美國國家半導(dǎo)體公司(National Semiconductor Corporation)宣布推出一款業(yè)界最低功率(典型值為 21 mA)而傳播延遲時間不超過 1 微秒(700ps)的雙通道比較器。LMH7322 芯片的傳播延遲時間只有 700ps，而且過驅(qū)動若超過 100mV，也只會出現(xiàn) 5ps 的散射。此外，這款芯片還設(shè)有獨立的輸入及輸出供電引腳，因此可以支持需要進行電平轉(zhuǎn)換的應(yīng)用。由于這款比較器的典型功耗低至只有 21 mA，因此最適用于必須節(jié)約用電的系統(tǒng)。若以 5V 供電操作，LMH7220芯片的傳播延遲時間只有 2.9ns(典型值)，而上升及下降時間同樣是 0.6ns，所需的供電電流則不超過 6.8mA。兩款芯片都保證可在攝氏-40 度至 125 度的溫度范圍內(nèi)充分發(fā)揮其性能 3。1.2.2 國內(nèi)研究現(xiàn)狀關(guān)于比較器的研究，很多國內(nèi)期刊均有報道。國內(nèi)目前有五篇關(guān)于 sub-ADC 和比較器設(shè)計的學(xué)術(shù)論文。楊普秀 3設(shè)計了一種用于 10-bit 100MSPS Pipelined ADC 的 sub-ADC;高雪蓮 4設(shè)計一種低功耗動態(tài)比較器，該比較器采用上華公司的 2P3M-0.5um-MIX-COMS 工藝，版圖面積約為 0.2mm2;時鐘頻率 2MHz，電源電壓 5V，共模輸入 1.9V 分辨率 600uV，平均功耗 0.8mW。李月梅 5設(shè)計了一種高速低功耗比較器，該比較器應(yīng)用于 8-bit、200MHz 采樣速率流水線模數(shù)轉(zhuǎn)換器中，采用 TSMC 0.18um DP6M CMOS 工藝，失調(diào)電壓小于 0.1V，功耗約 0.37mW。修麗梅 6提出了一種高速低功耗比較器，該比較器采樣 IBM 0.18um DP6 CMOS 工藝，電源電壓 1.8V，在 20MHz 時鐘信號下，分辨率達到 0.2mV，傳輸延遲小于 25ns，功耗約為 0.85mW。韓寶妮 7設(shè)計了一種超高速比較器，該比較器采用 SMIC 0.18um CMOS 工藝，電源電壓 1.8V，可工作在 1.25GHz 的時鐘頻率下，最大失調(diào)電壓 0.6mV，在 1V 的輸入電壓下，可以達到 10 位的精度。張文忠、包興、姚素英 8設(shè)計了一個全差分動態(tài)比較器，其輸入動態(tài)范圍為 2V，失調(diào)電壓降到3.5V，達到了 8bit 精度的要求，同時實現(xiàn)了 0.48mW 的功耗；王江燕、裴杰 9采用預(yù)充電技術(shù)和合理的反饋結(jié)構(gòu)設(shè)計了一種比較器，該比較器的延時為 0.069us，精度為 20mV，在 5V 電源電壓下，功耗為 0.7765W。綜合國內(nèi)外的比較器的發(fā)展情況可以看出，高速低功耗設(shè)計是比較器發(fā)展的一種主流趨勢。我國與國外研究水平還存在明顯的差距，國外高速低功耗比較器己經(jīng)研究多年，工藝先進，設(shè)計領(lǐng)先 11。然而，國內(nèi)高速低功耗研究起步較晚，除工藝水平受限以外，設(shè)計水平與國外還有很大差距，而且國內(nèi)研究還處于試驗研究階段，沒有形成商業(yè)化。目前，國內(nèi)高性能比較器主要依靠進口 12。所以，我國在高速低功耗比較器設(shè)計方面還有很大的發(fā)展空間，人才缺口較大。1.3 電壓比較器應(yīng)用比較器是模數(shù)轉(zhuǎn)換器的重要組成部分，也是電子系統(tǒng)中應(yīng)用較為廣泛的電路之一。比較器的性能，尤其是速度、功耗、噪聲、失調(diào)，對整個模數(shù)轉(zhuǎn)換器的速度、精度和功耗都有著至關(guān)重要的影響 13。比較器的設(shè)計以開環(huán)高增益放大器的設(shè)計為基礎(chǔ)。這類比較器屬于非線性的模擬電路，其輸入和輸出之間不存在線性關(guān)系。比較器的應(yīng)用程度僅次于放大器的應(yīng)用程度了 14。除數(shù)模轉(zhuǎn)換器以外，比較器的應(yīng)用場合很多，可以用于電壓監(jiān)測，電平轉(zhuǎn)換，V/F 轉(zhuǎn)換，適用于采樣/跟蹤保持電路，過零檢測，峰值檢測和延遲線的檢測 15。當(dāng)比較器用在一個很大的系統(tǒng)中的時候，既要考慮到它本身的驅(qū)動能力也要考慮到它前級電路的帶負載能力，要是比較器的輸入阻抗、輸出阻抗和前級電路的驅(qū)動能力相配合。系統(tǒng)級應(yīng)用包括便攜式和電池驅(qū)動的系統(tǒng)、掃描儀、機頂盒和高速差分線接收器 16。1.4 比較器概述1.4.1 比較器原理比較器電路的功能是將輸入信號和一個參考信號進行比較，并根據(jù)比較結(jié)果輸出二進制信號。比較器被應(yīng)用于多種模擬電路，特別在模數(shù)轉(zhuǎn)換電路中，比較器具有非常重要的作用 17。圖 1.1（a）和圖 1.1（b)分別給出了比較器模型和理想比較器傳輸曲線。理想情況下，當(dāng)比較器輸入信號 VpVn 時，即比較器的正、負輸入之差為正時，輸出高電平 VOH；當(dāng) VpVn 時，即比較器的正、負輸入之差為負時，輸出低電平 VOL。比較器在 VOH和 VOL 之間的轉(zhuǎn)換是理想的:輸入改變 V1 引起輸出狀態(tài)改變，而 V1 趨于零，這意味著比較器的增益無限大；但實際情況下這樣的比較其實不存在的，下面圖 1.1（c）給出了有限增益比較器曲線。圖 1.1 比較器模型 圖 1.2 理想比較器傳輸曲線圖 1.3 有限增益?zhèn)鬏敱容^器曲線1.4.2 主要性能參數(shù)比較器特性包括靜態(tài)特性和動態(tài)特性兩個大的方面。靜態(tài)特性包括比較器的增益、精度、失調(diào)電壓等。動態(tài)特性主要包括小信號和大信號方式。分辨率(resolution）:分辨率是指能夠產(chǎn)生正確的數(shù)字輸出的最小差分輸入信號。比較速度(delay）:比較速度又稱傳輸延遲時間。一般定義為輸入激勵信號與輸出數(shù)字信號之間的時間差。該參數(shù)影響比較器的最高工作頻率，并最終影響模數(shù)轉(zhuǎn)換器的最高采樣頻率。擺率(slew rate）:比較器的傳輸時延隨輸入幅度的變化而變化，較大的輸入將使延時較短。輸入電平增大到一個上限時，即使輸入電平再增大也無法對時延產(chǎn)生影響時的電壓的變化率被稱為擺率?；靥咴肼?kickback noise）:回踢噪聲(反沖噪聲)是指輸出的數(shù)字信號對輸入模擬信號的反沖，該反沖一般是電荷饋通的結(jié)果。輸入共模范圍:是指比較器在這個范圍內(nèi)，比較器能連續(xù)分辨出的輸入電壓的差值。該特性也是比較器的重要特性之一。響應(yīng)時間：即比較器的時域特性，響應(yīng)時間描述了比較器對于差分輸入需要多長的響應(yīng)時間，輸入激勵和輸出轉(zhuǎn)換之間的延遲就是比較器的響應(yīng)時間。比較器的響應(yīng)時間一般為幾個毫秒甚至更少。輸出電壓擺幅:當(dāng)比較器的同相輸入端更正時，比較器被認為輸出正電壓。反之，得到負的輸出電壓。這種特性基于比較器的內(nèi)部電路，一般比較器由內(nèi)部的差分放大器和偏置網(wǎng)絡(luò)組成，決定了輸出擺幅。這個擺幅也受電源電壓影響。輸入偏移電流:是使輸出改變狀態(tài)的兩輸入電流差值的絕對值。輸入偏置電流:無信號輸入時兩個輸入電流的平均值。差分輸入電壓范圍:比較器工作時兩個信號輸入端允許加的最大電壓。參考文獻1 歐陽宏志.電壓比較器的學(xué)習(xí)方法J.電氣電子教學(xué)學(xué)報,2011,33(4):44472 畢查德拉扎維著,陳貴燦等譯.模擬 CMOS 集成電設(shè)計M.西安：西安通大學(xué)出版社,2003.1393 楊普秀.適用于 l0bit 100MSPS 流水線 ADC 的 sub-ADC 的研究與計D.碩士學(xué)位論文.四川:電子科技大學(xué),20064 高雪蓮.一種基于 SAR ADC 的低功耗動態(tài)比較器研究D.碩士學(xué)位論文.北京: 北京交通大學(xué),20075 李月梅.低功耗比較器電路研究D.碩士學(xué)位論文.北京:北京交通大學(xué),20076 修麗梅.高速低功耗電壓比較器結(jié)構(gòu)設(shè)計D.碩士學(xué)位論文.北京:北京交通大學(xué),20087 韓寶妮.基于 0.18um CMOS 工藝的超高速比較器的設(shè)計D.碩士學(xué)位論文.陜西:西安電子科技大學(xué),20098 張文忠,包興,姚素英等.一種低功耗高精度 CMOS 動態(tài)比較器設(shè)計及實現(xiàn)J.傳感技術(shù)學(xué)報,2005,18(1):1321399 王江燕,裴杰.新型高速高精度 CMOS 預(yù)充電比較器J.電子科技,2009,22(5):313310游恒果.高速低功耗比較器設(shè)計D.碩士學(xué)位論文.陜西:西安電子科技大學(xué),201111馬奎,丁召,吳宗桂等.高性能 CMOS 集成電壓比較器設(shè)計J.現(xiàn)代電子技術(shù),2009,14(6):7912Taggart,David;Kumar,Rajendra,Krikorian,Yogi;Goo,Gary;Chen,Joseph;Martinez,Robert;Tam,Tom;Serhal,Edward.Analog-to-Digital Converter Loading Analysis Considerations for Satellite Communications SystemsJ;Aerospace Conference,2007;IEEE 3 一 10.March 2007.pp.l 一 1613Aldajam M A.Stability and performance analysis of an adaptive sigma-delta modulatorJ.IEEE Transaction on Circuits and Systems II. 2001.48: pp.233-24414Gilbert Promitzer, 12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1MS/sJ. IEEE J. SOLID-STATE CIRCUITS, VOL. 36, NO. 7,JULY 2001:1138-114315Won-Chul Song, Hae-Wook Choi. 20-Msample/s Low-Power CMOS ADCJ.IEEE J.Solid-State Circuits. 1995; 30(5): pp.514-52116MOU S X, MA J G, SENG Y K, et. A modified architecture used for input matching in CMOS low noise amplifiersJ. IEEE Transactions on Circuits and Systems, 2005. 52(11): pp.784-788.17Bo Li, Zheying Li.A 57mW 10-bit 80-MS/s Pipeline ADC Adopting Improved Power Optimization Ap