ISE131設(shè)計流程-1.ppt

何賓 Telemail:,版權(quán)所有，禁止未經(jīng)授權(quán)的商業(yè)使用行為,北京中教儀裝備技術(shù)有限公司,所有培訓(xùn)資料均可從網(wǎng)站 下載,傳統(tǒng)數(shù)字系統(tǒng)設(shè)計流程,現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程,ISE13.1集成開發(fā)環(huán)境介紹 -主界面介紹,基于VHDL語言的ISE設(shè)計流程 -一個數(shù)字系統(tǒng)的設(shè)計原理,基于VHDL語言的ISE設(shè)計流程 -設(shè)計內(nèi)容,使用ISE13.1完成一個數(shù)字系統(tǒng)的設(shè)計，其內(nèi)容包括： 工程的建立； 三位計數(shù)器的設(shè)計； 設(shè)計綜合和查看綜合結(jié)果； 三位計數(shù)器設(shè)計仿真； 分頻器的設(shè)計； 用戶約束的添加和設(shè)計實現(xiàn)； 布局布線結(jié)果的查看； 設(shè)計下載到FPGA芯片 PROM文件的生成和下載到PROM中,基于VHDL語言的ISE設(shè)計流程 -啟動ISE13.1軟件,方法1：在開始菜單下找到ISE的啟動圖標(biāo),方法2：在桌面上找到ISE圖標(biāo)，點擊該圖標(biāo)啟動ISE13.1軟件,基于VHDL語言的ISE設(shè)計流程 -新建工程,基于VHDL語言的ISE設(shè)計流程 -新建工程,輸入工程名字：counter,工程所在的目錄,基于VHDL語言的ISE設(shè)計流程 -新建工程,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新工程,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新工程,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,設(shè)計總結(jié),基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,基于VHDL語言的ISE設(shè)計流程 -創(chuàng)建一個新的設(shè)計文件,下一步對該模塊進行綜合,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計文件進行綜合,行為級綜合可以自動將系統(tǒng)直接從行為級描述綜 合為寄存器傳輸級描述。 行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為 寄存器傳輸級描述的數(shù)據(jù)通路。 行為級綜合工具可以讓設(shè)計者從更加接近系統(tǒng)概 念模型的角度來設(shè)計系統(tǒng)。同時，行為級綜合工具能 讓設(shè)計者對于最終設(shè)計電路的面積、性能、功耗以及 可測性進行很方便地優(yōu)化。 行為級綜合所需要完成的任務(wù)從廣義上來說可以 分為分配、調(diào)度以及綁定。,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計文件進行綜合,在ISE的主界面的處理子窗口 的synthesis的工具可以完成下面的 任務(wù)： 查看RTL原理圖（View RTL schematic） 查看技術(shù)原理圖（View Technology Schematic） 檢查語法（Check Syntax） 產(chǎn)生綜合后仿真模型（Generate Post-Synthesis Simulation Model）。,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計文件進行綜合,控制臺界面中給出綜合過程的信息,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計文件進行綜合,綜合工具在對設(shè)計的綜合過程中，主要執(zhí)行以下三 個步驟： 語法檢查過程，檢查設(shè)計文件語法是否有錯誤； 編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具可以識別的元件序列； 映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目標(biāo)技術(shù)的基本元件；,基于VHDL語言的ISE設(shè)計流程 -查看綜合后的結(jié)果,通過查看綜合后的結(jié) 果 ，你就會清楚地理解到底 什么是綜合？綜合的本質(zhì)特 征。,基于VHDL語言的ISE設(shè)計流程 -查看綜合后的結(jié)果,基于VHDL語言的ISE設(shè)計流程 -查看綜合后的結(jié)果,基于VHDL語言的ISE設(shè)計流程 -查看綜合后的結(jié)果,基于VHDL語言的ISE設(shè)計流程 -揭開LUT的秘密,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,終于明白了FPGA的LUT 是怎么實現(xiàn)邏輯功能的,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計進行行為仿真,關(guān)閉整個仿真窗口,繼續(xù)下面的設(shè)計, 為了將來在硬件上看到燈的變化所反映 的計數(shù)器的工作狀態(tài),需要在top.vhd設(shè)計文件,添加分頻時鐘部分代碼,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計繼續(xù)添加代碼,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計繼續(xù)添加代碼,基于VHDL語言的ISE設(shè)計流程 -對該設(shè)計繼續(xù)添加代碼,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,基于VHDL語言的ISE設(shè)計流程 -添加實現(xiàn)約束文件,保存引腳約束,并退出該界面,基于VHDL語言的ISE設(shè)計流程 -實現(xiàn)設(shè)計,基于VHDL語言的ISE設(shè)計流程 -實現(xiàn)設(shè)計,基于VHDL語言的ISE設(shè)計流程 -查看布局布線后結(jié)果,基于VHDL語言的ISE設(shè)計流程 -查看布局布線后結(jié)果,基于VHDL語言的ISE設(shè)計流程 -查看布局布線后結(jié)果,基于VHDL語言的ISE設(shè)計流程 -查看布局布線后結(jié)果,關(guān)閉FPGA Editor界面,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,準(zhǔn)備工作: 將HEP的USB-JTAG電纜分別和計算機USB接口及EXCD-1目標(biāo)板上的JTAG7針插口連接; 計算機自動安裝JTAG驅(qū)動程序; 給EXCD-1目標(biāo)板上電;,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,鼠標(biāo)右擊該區(qū)域,出現(xiàn),基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -下載設(shè)計到FPGA芯片,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,關(guān)閉該界面,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,下面將生成的PROM文件燒到PROM芯片中。,基于VHDL語言的ISE設(shè)計流程 -生成PROM文件并下載到PROM,基于VHDL語言的ISE設(shè)計流程