(精品)畢業(yè)精品控制器實(shí)驗(yàn)報(bào)告(2013年優(yōu)秀畢業(yè)設(shè)計(jì))

江蘇技術(shù)師范學(xué)院計(jì)算機(jī)學(xué)科實(shí)驗(yàn)基地實(shí)驗(yàn)報(bào)告評(píng)分： 學(xué)分：實(shí)驗(yàn)類型：必修 選修 實(shí)驗(yàn)日期：06 年 06 月 28日實(shí)驗(yàn)名稱：組合邏輯控制器邏輯設(shè)計(jì)實(shí)驗(yàn)地點(diǎn)：實(shí)驗(yàn)基地學(xué)生姓名： 指導(dǎo)教師：班 級(jí)： 評(píng)閱教師：同組學(xué)生： 計(jì)算機(jī)科學(xué)與工程學(xué)院制實(shí)驗(yàn)報(bào)告內(nèi)容：一、 實(shí)驗(yàn)?zāi)康?理解組合邏輯控制器的結(jié)構(gòu)及功能，理解微命令信號(hào)和時(shí)序信號(hào)的產(chǎn)生，并學(xué)會(huì)如何采用VHDL語言對(duì)硬件邏輯進(jìn)行描述并下載到FPGA芯片中，從而設(shè)計(jì)完成一個(gè)具有組合邏輯控制器功能的芯片。二、 實(shí)驗(yàn)方案與計(jì)劃（對(duì)硬件和項(xiàng)目設(shè)計(jì)）模塊結(jié)構(gòu)和功能設(shè)計(jì)頂層模塊的功能描述：根據(jù)現(xiàn)行指令、控制臺(tái)命令、時(shí)序系統(tǒng)等產(chǎn)生模型機(jī)所需微命令；控制整個(gè)CPU的運(yùn)行。輸入：RST /*復(fù)位信號(hào)CLK /*系統(tǒng)時(shí)鐘；IR_CODE /*指令輸入(16 位)；輸出：READ_COM /*讀存儲(chǔ)器；WRITE_COM /*寫存儲(chǔ)器； CPR0_P /*寄存器R0的打入脈沖 CPR1_P /*寄存器R1的打入脈沖 CPR2_P /*寄存器R2的打入脈沖 CPR3_P /*寄存器R3的打入脈沖 CPC_P /*寄存器C的打入脈沖CPD_P /*寄存器D的打入脈沖 CPPC_P /*寄存器PC的打入脈沖 CPSP_P /*寄存器SP的打入脈沖CPMBR_P /*寄存器MBR的打入脈沖 CPMAR_P /*寄存器MAR的打入脈沖CPPSW_P /*寄存器PSW的打入脈沖 SMBR /*寄存器MBR的置入端; SIR /*寄存器IR的置入端; EMAR /*寄存器MAR的使能端; SELA3 /*選擇器A的選擇控制（3位）SELB3 /*選擇器B的選擇控制（3位）CON_ALU6 /*ALU的功能控制（6位）SHIFT_REG2 /*移位器的控制（2位）左移、右移、直傳（DM）;組合邏輯控制器內(nèi)部框圖：譯碼器IR_CODE微操做信號(hào)發(fā)生器CPMAR_PCLK時(shí)序發(fā)生器EMARCPMBR_PPSWSMBRRSTREAD_COMCPR0_PWRITE_COMSIRCPR2_PCPR1_P編碼器CON_ALU6CPC_PCPR3_P編碼器CPD_PSELB3CPSP_PCPPC_P編碼器SELA3CPPSW_P編碼器SHIFT_REG21、指令譯碼器說明：由于譯碼后輸出較多，所以按操作類型（IR15IR12），源寄存器號(hào)（IR11IR9），源尋址方式（IR8-IR6），目的寄存器號(hào)（IR5IR3），目的尋址方式（IR2IR0）分為五個(gè)譯碼器。（1） 操作類型譯碼 U_OPER_DECOD輸入：IR15，IR14，IR13，IR12輸出：MOV，ADD，SUB，AND，OR，EOR，COM，NEG，INC，DEG，SL，SR，JMP_RST，JSR功能描述表：IR15IR14IR13IR12JMP_RST4/16譯碼器IR15IR14IR13IR12MOVADDSUBANDOREORCOMNEGINCDECSLSRJSRIR_OPER_TYPE0000MOV0001ADD0010SUB0011AND0100OR0101EOR0110COM0111NEG1000INC1001DEC1010SL1011RL1100JMP/RST1101JSR（2） 源寄存器號(hào)譯碼 U_SREG_DECOD輸入：IR11，IR10，IR9輸出：S_R0 , S_R1 , S_R2 , S_R3 , S_SP , S_PSW , S_PC功能：IR(11 DOWNTO 9) 3/8譯碼器IR11IR10IR9S_R0S_R1S_R2S_R3S_SPS_PSWS_PCIR_SREG_TYPE000S_R0001S_R1010S_R2011S_R3100S_SP101S_PSW110-111S_PC（3）源寄存器尋址方式譯碼 U_SADDR_DECOD輸入：IR8，IR7，IR6輸出：S_ADDR_REG , S_ADDR_INDI , S_ADDR_DECR , S_ADDR_INCR , S_DOUB_INDI , S_ADDR_VARI , S_ADDR_SKP功能：IR8IR7IR63/8譯碼器S_ADDR_REGS_ADDR_INCRS_DOUB_INDIS_ADDR_VARIIR8IR7IR6S_ADDR_INDIS_ADDR_DECRS_ADDR_SKPIR_SREG_ ADDR000RS_ADDR_REG001(R )S_ADDR _INDI010-(R) S_ADDR _DECR011(R)+S_ADDR _INCR100(R)+S_DOUB_INDI101X(R)S_ADDR _VARI110SKPS_ADDR _SKP111-（4）目的寄存器號(hào)譯碼 U_DREG_DECOD輸入：IR5，IR4，IR3輸出：D_R0 , D_R1 , D_R2 , D_R3 , D_SP , D_PSW , D_PC功能：IR(5 DOWNTO 3)3/8譯碼器IR5IR4IR3D_R0D_R1D_R2D_R3D_SPD_PSWD_PCIR_DREG_ TYPE000D_R0001D_R1010D_R2011D_R3100D_SP101D_PSW110-111D_PC（5）目的寄存器尋址方式譯碼 U_DADDR_DECOD輸入：IR2，IR1，IR0輸出：D_ADDR_REG , D_ADDR_INDI , D_ADDR_DECR , D_ADDR_INCR , D_DOUB_INDI , D_ADDR_VARI , D_ADDR_SKPD_ADDR_INCRD_DOUB_INDID_ADDR_VARI3/8譯碼器IR2IR1IR0D_ADDR_REGD_ADDR_INDID_ADDR_DECRD_ADDR_SKP功能：IR2IR1IR0IR_DREG_ ADDR000RD_ADDR_REG001(R )D_ADDR _INDI010-(R) D_ADDR _DECR011(R)+D_ADDR _INCR100(R)+D_DOUB_INDI101X(R)D_ADDR _VARI110SKPD_ADDR _SKP111-2、時(shí)序發(fā)生器 模塊編號(hào)：U_CLOCK_SYSTEM；說明：模型機(jī)的時(shí)序系統(tǒng)采取三級(jí)時(shí)序（工作周期，時(shí)鐘周期，工作脈沖）（1）工作周期模型機(jī)設(shè)置六種工作周期狀態(tài)，用六個(gè)周期狀態(tài)觸發(fā)器作為它們的標(biāo)志。某一時(shí)期內(nèi)只有其中一個(gè)周期狀態(tài)觸發(fā)器為1，指明CPU現(xiàn)在所處的工作周期狀態(tài)，為該階段的工作提供時(shí)間標(biāo)志與依據(jù)。由于暫時(shí)不考慮中斷與DMA，所以只設(shè)置四個(gè)工作周期。1）取指周期FT2）源周期ST3）目的周期DT4）執(zhí)行周期ET不同類型指令所需的工作周期可能不同。在每一工作周期結(jié)束前，判斷下一個(gè)周期狀態(tài)是什么，并為此準(zhǔn)備好進(jìn)入該周期的條件，如發(fā)出電位信號(hào)1ST等，到本周期結(jié)束的時(shí)刻，實(shí)現(xiàn)周期狀態(tài)的定時(shí)切換。1FT=FT_SET_1D FT C Q1FTCPFTFTD ST C Q1STCPSTST1DTCPDTD DT C QDTD ET C Q1ETCPETET（2）時(shí)鐘周期（節(jié)拍） U_CLOCK_CIRCLE以主存訪問周期所需時(shí)間為時(shí)間周期的寬度。一個(gè)工作周期包含若干節(jié)拍，根據(jù)不同指令的需要，節(jié)拍數(shù)可變。設(shè)計(jì)一個(gè)時(shí)鐘周期計(jì)數(shù)器T，從T=0開始進(jìn)入一個(gè)計(jì)數(shù)循環(huán)，表示進(jìn)入新的工作周期。如果本工作周期還需延長(zhǎng)，則發(fā)T+1，計(jì)數(shù)器T將繼續(xù)計(jì)數(shù)，開始新的節(jié)拍。如果本工作周期應(yīng)當(dāng)結(jié)束，則發(fā)命令T=0。計(jì)數(shù)器T的狀態(tài)經(jīng)譯碼產(chǎn)生節(jié)拍狀態(tài)，如：T0，T1，T2等，作為分步操作的時(shí)間標(biāo)志。T_COUNTEREN(T+1)TICPT(P)U_CLOCK_COUNTERENCPTTI1上升沿TI+10X003/6譯碼器TIT0T1T2T3T4U_CLOCK_DECODETIT0T1T2T3001000010100100010110001ANDST2STT2ANDST1STT1ANDST0STT0ANDST4STT4ANDDT0DTT0ANDST3STT3ANDDT2DTT2ANDDT3DTT3ANDDT1DTT1ANDET0ETT0ANDET1ETT1ANDDT4DTT0ANDFT0FTT0ANDET3ETT3ANDET2ETT2（3） 工作脈沖 U_CLOCK_PULSE模型機(jī)在每個(gè)時(shí)鐘周期的末尾發(fā)一個(gè)工作脈沖P，作為各種同步脈沖的來源。工作脈沖P的前沿作為打入寄存器的定時(shí)，標(biāo)志一個(gè)數(shù)據(jù)通路操作的完成。P的后沿作為周期切換的定時(shí)，在此時(shí)刻對(duì)時(shí)鐘周期計(jì)數(shù)器T計(jì)數(shù)、打入新的工作周期狀態(tài)。PCLK分頻器RSTP_INVER分頻系數(shù)的選取F_CLK：P的周期為訪存所需時(shí)間。3、編碼器（1）輸入選擇器A的控制信號(hào)的編碼 U_CODE_SELA編碼器ASEL_AR0_TO_AR1_TO_AR2_TO_AR3_TO_AC_TO_AD_TO_APC_TO_ASP_TO_A輸入：R0_TO_A , R1_TO_A , R2_TO_A , R3_TO_A , C_TO_A , D_TO_A , PC_TO_A , SP_TO_A;輸出：SEL_A 功能：R0_TO_AR1_TO_AR2_TO_AR3_TO_AC_TO_AD_TO_APC_TO_ASP_TO_ASEL_A1000000000001000000001001000000100001000001100001000100000001001010000001011000000001111（2）輸入選擇器B的控制信號(hào)的編碼 U_CODE_SELB輸入：R0_TO_B , R1_TO_B , R2_TO_B , R3_TO_B , C_TO_B , D_TO_B , PSW_TO_B , MBR_TO_B;編碼器ASEL_BR0_TO_BR1_TO_BR2_TO_BR3_TO_BC_TO_BD_TO_BPSW_TO_BMBR_TO_B輸出：SEL_B 功能：R0_TO_BR1_TO_BR2_TO_BR3_TO_BC_TO_BD_TO_BPSW_TO_BMBR_TO_BSEL_B1000000000001000000001001000000100001000001100001000100000001001010000001011000000001111編碼器_ALUALU_CON6ABA_ADD_BA_SUB_BA_COMB_COMA_ADD_1A_SUB_1A_NEGA_AND_BA_OR_BA_EOR_B（3）ALU的控制信號(hào)編碼 U_CODE_ALU_CON6輸入：A，B，A_ADD_B, A_SUB_B, A_COM, B_COM, A_ADD_1, A_SUB_1, A_NEG, A_AND_B, A_OR_B, A_EOR_B;輸出：ALU_CON6功能：ALU_CON6=S3S2S1S0 & M & C0輸入功能S3S2S1S0M C0ALU_CON6AA11111X111110BB10101X101010A_ADD_BA加B 100100100100A_SUB_BA減B 0110(A加B)01011001A_ COMA非 00001X000010B_ COMB非 01011X010110A_ADD_1A加1 111101111101A_SUB_1A減1 000000000000B_ NEGB補(bǔ) 110011110011A_AND_BA與B 11101X111010A_OR_BA或B1011XX101100A_EOR_BA異或B10011X1001104、微操作信號(hào)發(fā)生器 （1）指令流程圖 （見附件1）（2）指令操作時(shí)間表（見附件2）（3）微命令信號(hào)的綜合和化簡(jiǎn)（見附件3）三、實(shí)驗(yàn)過程理解與描述 經(jīng)過整理的數(shù)據(jù)及表格1、設(shè)計(jì)輸入（用MODELSIM 5.6仿真軟件） 原程序（見附件4）2、模塊的功能仿真（用MODELSIM 5.6仿真軟件）（1）輸入信號(hào)激勵(lì)設(shè)計(jì)仿真測(cè)試程序TESTBENCH（見附件5）（2）啟動(dòng)仿真程序（3）輸出結(jié)果(波形圖) ： 被測(cè)試的指令I(lǐng)R_CODE=0000001001010010 即MOV （R1），-（R2）；3、編譯（用MAX+PLUS2 9.5） 目標(biāo)器件為EPF10K10LC84-4 編譯后產(chǎn)生一個(gè)SRAM目標(biāo)文件（.sof） 4、時(shí)序仿真（用MAX+PLUS2 9.5）（1）傳播延遲分析（2）時(shí)序邏輯電路性能分析（3）建立和保持時(shí)間分析5、器件編程（用MAX+PLUS2 9.5） 編程電纜是ByteBlaster; 編程文件是編譯后產(chǎn)生一個(gè)SRAM目標(biāo)文件 編程器件是EPF10K10LC84-4l 實(shí)驗(yàn)記錄的分析、討論與結(jié)論從被測(cè)試的指令MOV （R1），-（R2）的仿真波形圖可以看出，F(xiàn)T0，ST0，ST1，ST2，ET0，ET2幾個(gè)時(shí)鐘中所發(fā)的微命令都正確。l 實(shí)驗(yàn)小結(jié)本次實(shí)驗(yàn)基本能滿足預(yù)定要求，時(shí)序、邏輯功能正確，文檔健全。四、 對(duì)指定問題的回答 需要學(xué)生回答的問題 工作脈沖如何產(chǎn)生？簡(jiǎn)述工作脈沖的作用。答：工作脈沖從系統(tǒng)時(shí)鐘分頻得到，分頻系數(shù)由訪存周期決定；工作脈沖的前沿作為打入寄存器的定時(shí)，其后沿作為周期切換的定時(shí)，在此刻對(duì)時(shí)鐘周期計(jì)數(shù)器T計(jì)數(shù)、打入新的工作周期狀態(tài)。 實(shí)驗(yàn)前對(duì)學(xué)生的特殊要求深刻理解組合邏輯控制器結(jié)構(gòu)功能，熟悉VHDL語言，能熟練運(yùn)用相關(guān)開發(fā)工具。五、 對(duì)實(shí)驗(yàn)的評(píng)價(jià)和建議本實(shí)驗(yàn)?zāi)茏寣W(xué)生加深對(duì)組合邏輯控制器組織結(jié)構(gòu)及功能的理解，以及學(xué)會(huì)如何在具體的應(yīng)用環(huán)境中綜合運(yùn)用VHDL語言進(jìn)行硬件描述及功能模擬，但所描述的對(duì)象結(jié)構(gòu)簡(jiǎn)化無實(shí)際應(yīng)用意義，建議增加實(shí)驗(yàn)的實(shí)際應(yīng)用性。六、 實(shí)驗(yàn)附件有關(guān)程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity cpu_control isPort ( ir_code : in std_logic_vector(15 downto 0); pulse : in std_logic; reset : in std_logic; -reset clock pulse cppsw_p : out std_logic;sela3 : out std_logic_vector(2 downto 0);selb3 : out std_logic_vector(2 downto 0);con_alu6 : out std_logic_vector(5 downto 0);shift_reg2 : out std_logic_vector(1 downto 0);read_com: out std_logic;write_com: out std_logic;smbr : out std_logic;sir : out std_logic;emar : out std_logic;cpmbr_p : out std_logic;cpmar_p : out std_logic; cpr0_p: out std_logic;cpr1_p: out std_logic;cpr2_p: out std_logic;cpr3_p: out std_logic;cpc_p : out std_logic;cpd_p : out std_logic;cppc_p: out std_logic;cpsp_p: out std_logic;int_en : out std_logic;-intr : in std_logic; - inta : out std_logic;-psw_flag: in std_logic_vector(5 downto 0);inta_it3 : out std_logic );end cpu_control;architecture cpu_control_arch of cpu_control iscomponent oper_decoder - Port ( ir15_12 : in std_logic_vector(3 downto 0); op_mov :out std_logic; op_add :out std_logic; op_sub :out std_logic; op_and :out std_logic; oP_or :out std_logic; op_eor :out std_logic; op_com :out std_logic; op_neg :out std_logic; op_inc :out std_logic; op_dec :out std_logic; op_sl :out std_logic; op_sr :out std_logic; op_jmp_rst :out std_logic; op_jsr :out std_logic; op_sti :out std_logic; op_cli: out std_logic);end component;component code_shift Port ( dm : in std_logic; shift_sl : in std_logic; shift_sr : in std_logic; shift_reg2 : out std_logic_vector(1 downto 0);end component;component d_reg_decod Port ( ir5_3 :in std_logic_vector(2 downto 0); d_r0 :out std_logic; d_r1 :out std_logic; d_r2 :out std_logic; d_r3 :out std_logic; d_sp :out std_logic; d_psw :out std_logic; d_pc :out std_logic; d_tmp :out std_logic);end component;component daddr_decod Port ( ir2_0 :in std_logic_vector(2 downto 0); d_addr_reg :out std_logic; d_addr_indi :out std_logic; d_addr_decr :out std_logic; d_addr_incr :out std_logic; d_doub_indi :out std_logic; d_addr_vari :out std_logic; d_addr_skp :out std_logic; d_addr_tmp :out std_logic);end component;component s_reg_decod Port ( ir11_9 :in std_logic_vector(2 downto 0); s_r0 :out std_logic; s_r1 :out std_logic; s_r2 :out std_logic; s_r3 :out std_logic; s_sp :out std_logic; s_psw :out std_logic; s_pc :out std_logic; s_tmp :out std_logic);end component;component saddr_decod Port ( ir8_6 :in std_logic_vector(2 downto 0); s_addr_reg :out std_logic; s_addr_indi :out std_logic; s_addr_decr :out std_logic; s_addr_incr :out std_logic; s_doub_indi :out std_logic; s_addr_vari :out std_logic; s_addr_skp :out std_logic; s_addr_tmp :out std_logic);end component;component code_selb Port ( r0_to_b :in std_logic; r1_to_b :in std_logic; r2_to_b :in std_logic; r3_to_b :in std_logic; C_to_b :in std_logic; D_to_b :in std_logic; psw_to_b :in std_logic; mbr_to_b :in std_logic; sel_b :out std_logic_vector(2 downto 0) );end component;component code_sela Port ( r0_to_a :in std_logic; r1_to_a :in std_logic; r2_to_a :in std_logic; r3_to_a :in std_logic; C_to_a :in std_logic; D_to_a :in std_logic; sp_to_a :in std_logic; pc_to_a :in std_logic; sel_a :out std_logic_vector(2 downto 0) );end component;component code_alu Port ( op_a:in std_logic; op_b:in std_logic; a_add_b:in std_logic; a_sub_b:in std_logic; a_com:in std_logic; b_com:in std_logic; a_add_1:in std_logic; a_sub_1:in std_logic; a_neg:in std_logic; a_and_b:in std_logic; a_or_b:in std_logic; a_eor_b:in std_logic; reset : in std_logic; alu_con6:out std_logic_vector(5 downto 0) );end component;signal op_mov : std_logic;signal op_add : std_logic;signal op_sub : std_logic;signal op_and : std_logic;signal oP_or : std_logic;signal op_eor : std_logic;signal op_com : std_logic;signal op_neg : std_logic;signal op_inc : std_logic;signal op_dec : std_logic;signal op_sl : std_logic;signal op_sr : std_logic;signal op_jmp : std_logic;signal op_jsr : std_logic;signal op_sti : std_logic;signal op_cli : std_logic;signal s_r0 : std_logic;signal s_r1 : std_logic;signal s_r2 : std_logic;signal s_r3 : std_logic;signal s_sp : std_logic;signal s_psw : std_logic;signal s_pc : std_logic;signal s_tmp : std_logic; signal d_r0 : std_logic;signal d_r1 : std_logic;signal d_r2 : std_logic;signal d_r3 : std_logic;signal d_sp : std_logic;signal d_psw : std_logic;signal d_pc : std_logic;signal d_tmp : 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