FPGA通信設(shè)計(jì)基礎(chǔ)第五章DDS設(shè)計(jì).ppt

第五章 DDS設(shè)計(jì),頻率合成器是通信系統(tǒng)的心臟，是決定系統(tǒng)性能的關(guān)鍵設(shè)備，隨著現(xiàn)代無線電通信事業(yè)的發(fā)展，移動(dòng)通信、雷達(dá)、制導(dǎo)武器和電子對(duì)抗等系統(tǒng)對(duì)頻率合成器提出越來越高的要求，低相噪、高純頻譜和高速捷變的頻率合成器一直是頻率合成技術(shù)發(fā)展的主要目標(biāo)，DDS 技術(shù)的發(fā)展將有力地推動(dòng)這一目標(biāo)的實(shí)現(xiàn)。,5.1 DDS的基本原理 5.2 DDS的模塊設(shè)計(jì) 5.3 FSK調(diào)制器設(shè)計(jì),5.1 DDS的基本原理,我們知道，對(duì)于正弦信號(hào)發(fā)生器，它的輸出可以用下式來描述：,(5-1),其中Sout是指該信號(hào)發(fā)生器的輸出信號(hào)波形，fout指輸出信號(hào)對(duì)應(yīng)的頻率。上式的表述對(duì)于時(shí)間t是連續(xù)的，為了用數(shù)字邏輯實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理。用基準(zhǔn)時(shí)鐘clk進(jìn)行抽樣，令正弦信號(hào)的相位：,(5-2),在一個(gè)clk周期Tclk內(nèi)，相位的變化量為：,(5-3),其中fclk指clk的頻率，對(duì)于，可以理解成“滿”相位。為了對(duì)進(jìn)行數(shù)字量化，把切割成2N份，由此，每個(gè)clk周期的相位增量可用量化值來表述為,且為整數(shù)。與(5-3)式聯(lián)立，可得：,(5-4),顯然，信號(hào)發(fā)生器的輸出可描述為：,(5-5),其中，指前一個(gè)clk周期的相位值，同樣可以得出,(5-6),由上面的推導(dǎo)可以看出，只要對(duì)相位的量化值進(jìn)行簡單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值；而用于累加的相位增量量化值決定了信號(hào)的輸出頻率fout，并呈現(xiàn)簡單的線性關(guān)系。直接數(shù)字合成器DDS就是根據(jù)上述原理而設(shè)計(jì)的數(shù)字控制頻率合成器。 圖5-1所示是一個(gè)基本的DDS結(jié)構(gòu)，主要由相位累加器、相位調(diào)制器、正弦ROM查找表和D/A構(gòu)成。圖中的相位累加器、相位調(diào)制器、正弦ROM查找表是DDS結(jié)構(gòu)中的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又合稱為NCO(Numerically Controlled Oscillators)。,圖5-1 基本DDS結(jié)構(gòu),相位累加器是整個(gè)DDS的核心，在這里完成上文原理推導(dǎo)中的相位累加功能。相位累加器的輸入是相位增量，又由于與輸出頻率fout是簡單的線性關(guān)系：， 故相位累加器的輸入又可稱為頻率字輸入，事實(shí)上，當(dāng)系統(tǒng)基準(zhǔn)時(shí)鐘fclk是2N時(shí)，就等于fout。頻率字輸入在圖5-1中還經(jīng)過了一組同步寄存器，使得當(dāng)頻率字改變時(shí)不會(huì)干擾相位累加器的正常工作。,相位調(diào)制器接收相位累加器的相位輸出，在這里加上一個(gè)相位偏移值，主要用于信號(hào)的相位調(diào)制，如PSK(相移鍵控)等。在不使用時(shí)可以去掉該部分，或者加一個(gè)固定的相位字輸入。相位字輸入也需要用同步寄存器保持同步。需要注意的是，相位字輸入的數(shù)據(jù)寬度M與頻率字輸入N往往是不相等的，MN。,正弦ROM查找表完成的查表轉(zhuǎn)換，也可以理解成相位到幅度的轉(zhuǎn)換，它的輸入是相位調(diào)制器的輸出，事實(shí)上就是ROM的地址值；輸出送往D/A，轉(zhuǎn)化成模擬信號(hào)。由于相位調(diào)制器的輸出數(shù)據(jù)位寬M也是ROM的地址位寬，因此在實(shí)際的DDS結(jié)構(gòu)中N往往很大，而M總為10位左右。M太大會(huì)導(dǎo)致ROM容量的成倍上升，而輸出精度受D/A位數(shù)的限制未有很大改善。因此，在實(shí)際應(yīng)用中，對(duì)于ROM容量的縮小，人們提出了很多解決方法。,下面給出一些關(guān)于基本DDS結(jié)構(gòu)的常用參量計(jì)算。 1. DDS的輸出頻率fout 由DDS工作原理推導(dǎo)的公式中很容易得出輸出頻率的計(jì)算：,(5-7),是頻率輸入字，fclk是系統(tǒng)基準(zhǔn)時(shí)鐘的頻率值，N是 相位累加器的數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬。,2. DDS的頻率分辨率 或稱頻率最小步進(jìn)值，可用頻率輸入值步進(jìn)一個(gè)最小間隔對(duì)應(yīng)的頻率輸出變化量來衡量。由(5-7)易得,(5-8),3. DDS的頻率輸入字的計(jì)算 的計(jì)算公式如下：,對(duì)于通信上的應(yīng)用，往往需要得到一對(duì)正交的正弦信號(hào)，以便進(jìn)行正交調(diào)制和正交解調(diào)。在用模擬的壓控振蕩器VCO時(shí)，輸出一組完全正交的信號(hào)較為困難，而對(duì)于DDS而言，只要在基本DDS結(jié)構(gòu)中增加一塊ROM查找表，在兩塊ROM中分別放置一對(duì)正交信號(hào)即可(如一個(gè)放置sin表、另一個(gè)放置cos表)，如圖5-2所示。,圖5-2 正交信號(hào)發(fā)生器,幅度調(diào)制在很多場合是需要的。我們改進(jìn)基本DDS結(jié)構(gòu)，在正弦ROM表后、D/A前放置一個(gè)幅度控制模塊，一般采用乘法器來實(shí)現(xiàn)。如圖5-3。,圖5-3 幅度調(diào)制,5.2 DDS的模塊設(shè)計(jì),5.2.1 建立DDS模型 首先在Simulink中新建一個(gè)模型，調(diào)用DSP Builder模塊構(gòu)成圖5-4所示的基本DDS子系統(tǒng)SubDDS。,圖5-4 DDS子系統(tǒng)SubDDS,圖中，DDS子系統(tǒng)SubDDS共有三個(gè)輸入，分別為Freqword(頻率字輸入)、Phaseword(相位字輸入)和Amp(幅度控制輸入)；一個(gè)輸出，為DDSout。輸入/輸出模塊的參數(shù)設(shè)置如下： Freqword模塊：(Altbus) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Bus Type”設(shè)為“signed Integer” 參數(shù)“Node Type”設(shè)為“Input port” 參數(shù)“number of bits”設(shè)為“32”,Phaseword模塊：(Altbus) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Bus Type”設(shè)為“signed Integer” 參數(shù)“Node Type”設(shè)為“Input port” 參數(shù)“number of bits”設(shè)為“16” Amp模塊：(Altbus) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Bus Type”設(shè)為“signed Integer” 參數(shù)“Node Type”設(shè)為“Input port”,參數(shù)“number of bits”設(shè)為“10” DDSout模塊：(Altbus) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Bus Type”設(shè)為“signed Integer” 參數(shù)“Node Type”設(shè)為“Output port” 參數(shù)“number of bits”設(shè)為“10”,由Delay模塊和Parallel Adder Subtractor模塊以及Phaseword1模塊構(gòu)成相位累加器，其參數(shù)如下： Parallel Adder Subtractor模塊：(Parallel Adder Subtractor) 庫：Altera DSP Builder中Arithmetic庫 參數(shù)“Number of Inputs”設(shè)為“2”，“Add(+)Sub(-)”設(shè)為“+” 選擇“Pipeline” 參數(shù)“Clock Phase Selection”設(shè)為“1”,Delay模塊：(Delay) 庫：Altera DSP Builder中Storage庫 參數(shù)“Depth”設(shè)為“1” 參數(shù)“Clock Phase Selection”設(shè)為“1” Phaseword1模塊：(Altbus) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Bus Type”設(shè)為“signed Integer” 參數(shù)“Node Type”設(shè)為“Internal Node” 參數(shù)“number of bits”設(shè)為“32”,相位調(diào)整部分由Parallel Adder Subtractor1模塊和BusConversion2模塊構(gòu)成，參數(shù)如下： Parallel Adder Subtractor1模塊：(Parallel Adder Subtractor) 庫：Altera DSP Builder中Arithmetic庫 參數(shù)“Number of Inputs”設(shè)為“2”，“Add(+)Sub(-)”設(shè)為“+” 選擇“Pipeline” 參數(shù)“Clock Phase Selection”設(shè)為“1”,BusConversion2模塊：(BusConversion) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Input Bus Type”設(shè)為“signed Integer” 參數(shù)“Input number of bits.”設(shè)為32 參數(shù)“Output Bus Type”設(shè)為“Signed Integer” 參數(shù)“Output number of bits.”設(shè)為“10” 參數(shù)“Input Bit Connected to Output MSB”設(shè)為“31” 參數(shù)“Input Bit Connected to Output LSB”設(shè)為“22” 使用“Round”,剩下的模塊構(gòu)成幅度控制部分，模塊參數(shù)如下： Product模塊：(Product) 庫：Altera DSP Builder中Arithemtic庫 參數(shù)“Pipeline”設(shè)為“2” 參數(shù)“Clock Phase Selection”設(shè)為“1” 不選擇“Use LPM”,BusConversion3模塊：(BusConversion) 庫：Altera DSP Builder中Bus Manipulation庫 參數(shù)“Input Bus Type”設(shè)為“signed Integer” 參數(shù)“Input number of bits.”設(shè)為“20” 參數(shù)“Output Bus Type”設(shè)為“Signed Integer” 參數(shù)“Output number of bits.”設(shè)為“10” 參數(shù)“Input Bit Connected to Output MSB”設(shè)為“18” 參數(shù)“Input Bit Connected to Output LSB”設(shè)為“9” 使用“Round” 使用“Saturate” 最后，建立子系統(tǒng)。至此，基本DDS模型就建立完成。,5.2.2 DDS模型的使用 在此調(diào)用上面設(shè)計(jì)的DDS子系統(tǒng)SubDDS，構(gòu)建一個(gè)簡單的DDS應(yīng)用模型，見圖5-5。,圖5-5 DDS的使用,輸入相位字為0，頻率字為2000000，幅度控制值為124，設(shè)置Simulink的仿真停止時(shí)間Stop Time為5，仿真步進(jìn)Fixed Step Size設(shè)為1e-3。 下面開始仿真。圖5-6顯示了仿真結(jié)果。,圖5-6 仿真結(jié)果,5.3 FSK調(diào)制器設(shè)計(jì),5.3.1 FSK調(diào)制器原理 二進(jìn)制數(shù)字頻率調(diào)制(2FSK)是利用二進(jìn)制數(shù)字基帶信號(hào)控制載波進(jìn)行頻譜變換的過程。,在發(fā)送端，產(chǎn)生不同頻率的載波振蕩來傳輸數(shù)字信息“1”或“0”；在接收端，把不同頻率的載波振蕩還原成相應(yīng)的數(shù)字基帶信號(hào)。相鄰兩個(gè)振蕩波形的相位可能是連續(xù)的，也可能是不連續(xù)的，因此有相位連續(xù)的FSK及相位不連續(xù)的FSK之分。 FSK調(diào)制的方法有兩種： (1) 直接調(diào)頻法。用數(shù)字基帶矩形脈沖控制一個(gè)振蕩器的某些參數(shù)，直接改變振蕩頻率，輸出不同頻率的信號(hào)。 (2) 頻率鍵控法。用數(shù)字矩形脈沖控制電子開關(guān)在兩個(gè)振蕩器之間進(jìn)行轉(zhuǎn)換，從而輸出不同頻率的信號(hào)。,5.3.2 FSK模型 在此設(shè)計(jì)一個(gè)FSK模型，在調(diào)制方法上選擇直接調(diào)制法。采用DDS方法來生成頻率可控的正弦信號(hào)，利用數(shù)字基帶信號(hào)控制DDS的頻率字輸入，實(shí)現(xiàn)FSK調(diào)制。