EDA考試復(fù)習(xí)題目全集.pdf

EDA 技術(shù)與項目訓(xùn)練 選擇題 1 一個項目的輸入輸出端口是定義在A A 實體中B 結(jié)構(gòu)體中C 任何位置D 進(jìn)程體 2 描述項目具有邏輯功能的是B A 實體B 結(jié)構(gòu)體C 配置D 進(jìn)程 3 關(guān)鍵字 ARCHITECTURE 定義的是A A 結(jié)構(gòu)體B 進(jìn)程C 實體D 配置 4 MAXPLUSII 中編譯 VHDL 源程序時要求C A 文件名和實體可不同名 B 文件名和實體名無關(guān)C 文件名和實體名要相同D 不確定 5 1987 標(biāo)準(zhǔn)的 VHDL 語言對大小寫是D A 敏感的B 只能用小寫C 只能用大寫D 不敏感 6 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語言中 標(biāo)識符描述正確的是A A 必須以英文字母開頭B 可以使用漢字開頭C 可以使用數(shù)字開頭 D 任何字符都可以 7 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語言中 標(biāo)識符描述正確的是B A 下劃線可以連用B 下劃線不能連用C 不能使用下劃線D 可以使用任何字符 8 符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是A A A 2B A 2C 2AD 22 9 符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是A A a 2 3B a 2C 2 2 aD 2a 10 不符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是C A a 1 inB a in 2C 2 aD asd 1 11 不符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是D A a2b2B a1b1C ad12D 50 12 VHDL 語言中變量定義的位置是D A 實體中中任何位置B 實體中特定位置C 結(jié)構(gòu)體中任何位置D 結(jié)構(gòu)體中特定位置 13 VHDL 語言中信號定義的位置是D A 實體中任何位置B 實體中特定位置C 結(jié)構(gòu)體中任何位置 D 結(jié)構(gòu)體中特定位置 14 變量是局部量可以寫在B A 實體中B 進(jìn)程中C 線粒體D 種子體中 15 變量和信號的描述正確的是A A 變量賦值號是 B 信號賦值號是 C 變量賦值號是 D 二者沒有區(qū)別 16 變量和信號的描述正確的是B A 變量可以帶出進(jìn)程B 信號可以帶出進(jìn)程C 信號不能帶出進(jìn)程D 二者沒有區(qū)別 17 關(guān)于 VHDL 數(shù)據(jù)類型 正確的是D A 數(shù)據(jù)類型不同不能進(jìn)行運算B 數(shù)據(jù)類型相同才能進(jìn)行運算 C 數(shù)據(jù)類型相同或相符就可以運算D 運算與數(shù)據(jù)類型無關(guān) 18 下面數(shù)據(jù)中屬于實數(shù)的是A A 4 2B 3C 1 D 11011 19 下面數(shù)據(jù)中屬于位矢量的是D A 4 2B 3C 1 D 11011 20 關(guān)于 VHDL 數(shù)據(jù)類型 正確的是 A 用戶不能定義子類型B 用戶可以定義子類型 C 用戶可以定義任何類型的數(shù)據(jù)D 前面三個答案都是錯誤的 21 可以不必聲明而直接引用的數(shù)據(jù)類型是C A STD LOGICB STD LOGIC VECTORC BITD 前面三個答案都是錯誤的 22 STD LOGIG 1164 中定義的高阻是字符D A XB xC zD Z 23 STD LOGIG 1164 中字符 H 定義的是A A 弱信號 1B 弱信號 0C 沒有這個定義D 初始值 24 使用 STD LOGIG 1164 使用的數(shù)據(jù)類型時B A 可以直接調(diào)用 B 必須在庫和包集合中聲明 C 必須在實體中聲明 D 必須在結(jié)構(gòu)體中聲明 25 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 A 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C 任何數(shù)據(jù)類型都不能轉(zhuǎn)化D 前面說法都是錯誤的 26 VHDL 運算符優(yōu)先級的說法正確的是C A 邏輯運算的優(yōu)先級最高B 關(guān)系運算的優(yōu)先級最高 C 邏輯運算的優(yōu)先級最低D 關(guān)系運算的優(yōu)先級最低 27 VHDL 運算符優(yōu)先級的說法正確的是A A NOT 的優(yōu)先級最高B AND 和 NOT 屬于同一個優(yōu)先級 C NOT 的優(yōu)先級最低D 前面的說法都是錯誤的 28 VHDL 運算符優(yōu)先級的說法正確的是D A 括號不能改變優(yōu)先級B 不能使用括號C 括號的優(yōu)先級最低D 括號可以改變優(yōu)先級 29 如果 a 1 b 0 則邏輯表達(dá)式 a AND b OR NOT b AND a 的值是B A 0B 1C 2D 不確定 30 關(guān)于關(guān)系運算符的說法正確的是 A 不能進(jìn)行關(guān)系運算B 關(guān)系運算和數(shù)據(jù)類型無關(guān) C 關(guān)系運算數(shù)據(jù)類型要相同D 前面的說法都錯誤 31 轉(zhuǎn)換函數(shù) TO BITVECTOR A 的功能是 A 將 STDLOGIC VECTOR 轉(zhuǎn)換為 BIT VECTORB 將 REAL 轉(zhuǎn)換為 BIT VECTOR C 將 TIME 轉(zhuǎn)換為 BIT VECTORD 前面的說法都錯誤 32 VHDL 中順序語句放置位置說法正確的是 A 可以放在進(jìn)程語句中B 可以放在子程序中C 不能放在任意位置D 前面的說法都正確 33 不屬于順序語句的是B A IF 語句B LOOP 語句C PROCESS 語句D CASE 語句 34 正確給變量 X 賦值的語句是B A X A B B X A b C X A B D 前面的都不正確 35 EDA 的中文含義是A A 電子設(shè)計自動化B 計算機(jī)輔助計算C 計算機(jī)輔助教學(xué)D 計算機(jī)輔助制造 36 可編程邏輯器件的英文簡稱是 A FPGAB PLAC PALD PLD 37 現(xiàn)場可編程門陣列的英文簡稱是 A FPGAB PLAC PALD PLD 38 基于下面技術(shù)的 PLD 器件中允許編程次數(shù)最多的是 A FLASHB EEROMC SRAMD PROM 39 在 EDA 中 ISP 的中文含義是 A 網(wǎng)絡(luò)供應(yīng)商B 在系統(tǒng)編程C 沒有特定意義D 使用編程器燒寫 PLD 芯片 40 在 EDA 中 IP 的中文含義是 A 網(wǎng)絡(luò)供應(yīng)商B 在系統(tǒng)編程C 沒有特定意義D 知識產(chǎn)權(quán)核 41 EPF10K20TC144 4 具有多少個管腳A A 144 個B 84 個C 15 個D 不確定 42 EPF10K20TC144 X 器件 如果 X 的值越小表示 A 器件的工作頻率越小B 器件的管腳越少 C 器件的延時越小D 器件的功耗越小 43 如果 a 1 b 1 則邏輯表達(dá)式 a XOR b OR NOT b AND a 的值是A A 0B 1C 2D 不確定 44 執(zhí)行下列語句后 Q 的值等于B SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00101101 C 11011001 D 00101100 45 VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息 Error VHDL syntax error signal declaration must have but found begin instead 其錯誤原因是A A 信號聲明缺少分號 B 錯將設(shè)計文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計文件的文件名與實體名不一致 D 程序中缺少關(guān)鍵詞 46 VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息 Error VHDL syntax error choice value length must match selector expression value length其錯誤原因是A A 表達(dá)式寬度不匹配 B 錯將設(shè)計文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計文件的文件名與實體名不一致 D 程序中缺少關(guān)鍵詞 47 MAX PLUSII 的設(shè)計文件不能直接保存在B A 硬盤B 根目錄C 文件夾D 工程目錄 48 MAXPLUSII 是哪個公司的軟件A A ALTERAB ATMELC LATTICED XILINX 49 MAXPLUSII 不支持的輸入方式是D A 文本輸入B 原理圖輸入C 波形輸入D 矢量輸入 50 MAXPLUSII 中原理圖的后綴是B A DOCB GDFC BMPD JIF 51 在一個 VHDL 設(shè)計中 Idata 是一個信號 數(shù)據(jù)類型為 std logic vector 試指出下面那個賦 值語句是錯誤的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata B 21 52 在 VHDL 語言中 下列對時鐘邊沿檢測描述中 錯誤的是D A if clk event and clk 1 thenB if falling edge clk then C if clk event and clk 0 thenD if clk stable and not clk 1 then 53 下面對利用原理圖輸入設(shè)計方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計的描述中 那一種說法是不正確 的 A 原理圖輸入設(shè)計方法直觀便捷 但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計 B 原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法 C 原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述 D 原理圖輸入設(shè)計方法也可進(jìn)行層次化設(shè)計 54 在一個 VHDL 設(shè)計中 idata 是一個信號 數(shù)據(jù)類型為 integer 數(shù)據(jù)范圍 0 to 127 下面哪 個賦值語句是正確的 C A idata 32 B idata 16 A0 C idata set project to current fileB assign pin location chip C node enter node from SNFD file createdefault symbol 61 在EDA工具中 能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為D A 仿真器B 綜合器C 適配器D 下載器 62 VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息 Error Can t open VHDL WORK 其錯誤原因是B A 錯將設(shè)計文件的后綴寫成 tdf 而非 vhd B 錯將設(shè)計文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計文件的文件名與實體名不一致 D 程序中缺少關(guān)鍵詞 63 在 VHDL 的 CASE 語句中 條件句中的 不是操作符號 它只相當(dāng)與B作用 A IFB THENC ANDD OR 64 下面哪一條命令是 MAXPLUSII 軟件中引腳鎖定的命令C A file set project to current fileB node enter node from SNF C assign pin location chipD file createdefault symbol 65 下列關(guān)于信號的說法不正確的是C A 信號相當(dāng)于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點 B 信號的端口模式不必定義 它的數(shù)據(jù)既可以流進(jìn) 也可以流出 C 在同一進(jìn)程中 對一個信號多次賦值 其結(jié)果只有第一次賦值起作用 D 信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用 66 下面哪一個可以用作 VHDL 中的合法的實體名D A ORB VARIABLEC SIGNALD OUT1 67 VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息 Error Line1 File e muxfile mux21 tdf TDF syntax error 其錯誤原因是A A 錯將設(shè)計文件的后綴寫成 tdf而非 vhd B 錯將設(shè)計文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計文件的文件名與實體名不一致 D 程序中缺少關(guān)鍵詞 68 下列關(guān)于變量的說法正確的是A A 變量是一個局部量 它只能在進(jìn)程和子程序中使用 B 變量的賦值不是立即發(fā)生的 它需要有一個 延時 C 在進(jìn)程的敏感信號表中 既可以使用信號 也可以使用變量 D 變量賦值的一般表達(dá)式為 目標(biāo)變量名NULL 語句 C CASE 語句中的選擇值只能出現(xiàn)一次 且不允許有相同的選擇值的條件語句出現(xiàn) D CASE 語句執(zhí)行必須選中 且只能選中所列條件語句中的一條 70 VHDL 中 為目標(biāo)變量賦值符號是D A B C D 71 在 VHDL 中 可以用語句D表示檢測 clock 下降沿 A clock eventB clock event and clock 1 C clock 0 D clock event and clock 0 72 在 VHDL 的 FOR LOOP 語句中的循環(huán)變量是一個臨時變量 屬于 LOOP 語句的局部量 B事 先聲明 A 必須B 不必C 其類型要D 其屬性要 73 在 VHDL 中 語句 FOR I IN 0 TO 7 LOOP 定義循環(huán)次數(shù)為A次 A 8B 7C 0D 1 74 在 VHDL 中 PROCESS 結(jié)構(gòu)內(nèi)部是由B語句組成的 A 順序B 順序和并行C 并行D 任何 75 執(zhí)行 MAX PLUSII 的C命令 可以對設(shè)計的電路進(jìn)行仿真 A Creat Default SymbolB CompilerC SimulatorD Programmer 76 在 VHDL 中 PROCESS 本身是C語句 A 順序B 順序和并行C 并行D 任何 77 下面哪一個是 VHDL 中的波形編輯文件的后綴名B A gdfB scfC sysD tdf 78 在元件例化語句中 用D符號實現(xiàn)名稱映射 將例化元件端口聲明語句中的信號與 PORT MAP 中的信號名關(guān)聯(lián)起來 A B C 79 在 VHDL 中 含 WAIT 語句的進(jìn)程 PROCESS 的括弧中B再加敏感信號 否則則是非法的 A 可以B 不能C 必須D 有時可以 80 在 MAX PLUSII 集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是D A 綜合B 編譯C 仿真D 被高層次電路設(shè)計調(diào)用 81 在 MAX PLUSII 工具軟件中 完成網(wǎng)表提取 數(shù)據(jù)庫建立 邏輯綜合 邏輯分割 適配 延時 網(wǎng)表提取和編程文件匯編等操作 并檢查設(shè)計文件是否正確的過程稱為 A 編輯B 編譯C 綜合D 編程 82 VHDL 文本編輯中編譯時出現(xiàn)如下的報錯信息 Error VHDL Design File mux21 must contain an entity of the same name 其錯誤原因是C A 錯將設(shè)計文件的后綴寫成 tdf 而非 vhd B 錯將設(shè)計文件存入了根目錄 并將其設(shè)定 成工程 C 設(shè)計文件的文件名與實體名不一致 D 程序中缺少關(guān)鍵詞 83 執(zhí)行下列語句后 Q 的值等于D SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 0 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00110100 C 11011001 D 00101100 84 綜合是 EDA 設(shè)計流程的關(guān)鍵步驟 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示 的過程 在下面對綜合的描述中 是錯誤的 A 綜合就是將電路的高級語言轉(zhuǎn)化成低級的 可與 FPGA CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文 件 B 為實現(xiàn)系統(tǒng)的速度 面積 性能的要求 需要對綜合加以約束 稱為綜合約束 C 綜合可理解為 將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程 并且這種 映射關(guān)系不是唯一的 D 綜合是純軟件的轉(zhuǎn)換過程 與器件硬件結(jié)構(gòu)無關(guān) 85 關(guān)于 VHDL 中的數(shù)字 請找出以下數(shù)字中數(shù)值最小的一個 A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 86 以下對于進(jìn)程 PROCESS 的說法 正確的是 C A 進(jìn)程之間可以通過變量進(jìn)行通信B 進(jìn)程內(nèi)部由一組并行語句來描述進(jìn)程功能 C 進(jìn)程語句本身是并行語句D 一個進(jìn)程可以同時描述多個時鐘信號的同步時序邏輯 87 進(jìn)程中的信號賦值語句 其信號更新是 A 按順序完成 B 比變量更快完成 C 在進(jìn)程的最后完成 D 以上都不對 88 關(guān)于 VHDL 中的數(shù)字 請找出以下數(shù)字中最大的一個 A 2 1111 1110 B 8 276 C 0 170 D 6 E E1 89 VHDL 語言是一種結(jié)構(gòu)化設(shè)計語言 一個設(shè)計實體 電路模塊 包括實體與結(jié)構(gòu)體兩部分 結(jié) 構(gòu)體描述 A 器件外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 C 器件外部特性與內(nèi)部功能 90 下列標(biāo)識符中 B是不合法的標(biāo)識符 A State0B 9moonC Not Ack 0D signal 91 在 VHDL 中 IF 語句中至少應(yīng)有 1 個條件句 條件句必須由表達(dá)式構(gòu)成 A BITB STD LOGICC BOOLEAND INTEGER 92 在 VHDL 中D不能將信息帶出對它定義的當(dāng)前設(shè)計單元 A 信號B 常量C 數(shù)據(jù)D 變量 93 在 VHDL 中 為定義的信號賦初值 應(yīng)該使用 D 符號 A B C D 94 在 VHDL 中 一個設(shè)計實體可以擁有一個或多個D A 設(shè)計實體B 結(jié)構(gòu)體C 輸入D 輸出 95 執(zhí)行下列語句后 Q 的值等于A SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 1 OTHERS 0 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00110100 C 11011001 D 00101100 96 在 VHDL 的 IEEE 標(biāo)準(zhǔn)庫中 預(yù)定義的標(biāo)準(zhǔn)邏輯位 STD LOGIC 的數(shù)據(jù)類型中是用表示的 A 小寫字母和數(shù)字B 大寫字母數(shù)字C 大或小寫字母和數(shù)字 D 全部是數(shù)字 97 執(zhí)行 MAX PLUSII 的A命令 可以為設(shè)計電路建立一個元件符號 A create default symbolB simulatorC compilerD timing analyzer 98 在 VHDL 中 條件信號賦值語句 WHEN ELSE 屬于語句 A 并行和順序B 順序C 并行D 不存在的 99 在 VHDL 的 IEEE 標(biāo)準(zhǔn)庫中 預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù) STD LOGIC 有C種邏輯值 A 2B 3C 9D 8 100 一個能為 VHDL 綜合器接受 并能作為一個獨立的設(shè)計單元的完整的 VHDL 程序成為 A 設(shè)計輸入B 設(shè)計輸出C 設(shè)計實體D 設(shè)計結(jié)構(gòu) 一 填空題 本大題共 10 小題 每空 1 分 共 20 分 1 一般把 EDA 技術(shù)的發(fā)展分為 MOS 時代 MOS 時代和ASIC 三個階段 2 EDA 設(shè)計流程包括設(shè)計輸入 設(shè)計實現(xiàn) 實際設(shè)計檢驗和下載編程四個步驟 3 EDA 設(shè)計輸入主要包括圖形輸入 HDL 文本輸入和狀態(tài)機(jī)輸入 4 時序仿真是在設(shè)計輸入完成之后 選擇具體器件并完成布局 布線之后進(jìn)行的時序關(guān)系仿真 因此又稱為功能仿真 5 VHDL 的數(shù)據(jù)對象包括變量 常量和信號 它們是用來存放各種類型數(shù)據(jù)的容器 6 圖形文件設(shè)計結(jié)束后一定要通過仿真 檢查設(shè)計文件是否正確 7 以 EDA 方式設(shè)計實現(xiàn)的電路設(shè)計文件 最終可以編程下到 FPGA和 CPLD 芯片中 完成硬件 設(shè)計和驗證 8 MAX PLUS 的文本文件類型是 后綴名 VHD 9 在 PC 上利用 VHDL 進(jìn)行項目設(shè)計 不允許在根目錄下進(jìn)行 必須在根目錄為設(shè)計建立一個工 程目錄 10 VHDL 源程序的文件名應(yīng)與實體名相同 否則無法通過編譯 二 選擇題 本大題共 5 小題 每小題 3 分 共 15 分 11 在 EDA 工具中 能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為 C A 仿真器B 綜合器C 適配 器D 下載器 12 在執(zhí)行 MAX PLUS 的 d 命令 可以精確分析設(shè)計電路輸入與輸出波形間的延時量 A Create default symbolB Simulator C CompilerD TimingAnalyzer 13 VHDL 常用的庫是 A A IEEEB STDC WORKD PACKAGE 14 下面既是并行語句又是串行語句的是 C A 變量賦值B 信號賦值C PROCESS 語句D WHEN ELSE 語句 15 在 VHDL 中 用語句 D 表示 clock 的下降沿 A clock EVENTB clock EVENTANDclock 1 C clock 0 D clock EVENTANDclock 0 三 名詞解釋題 本大題共 3 題 每小題 3 分 共計 9 分 16 EDA 電子設(shè)計自動化 17 VHDL 和 FPGA 超高速硬件描述語言現(xiàn)場可編程門陣列 1 1 一個項目的輸入輸出端口是定義在 1 51 5 ACDCDACDCD 6 106 10 CCACACCACA A 實體中 B 結(jié)構(gòu)體中 C 任何位置 D 進(jìn)程中 2 MAXPLUS2 中編譯 VHDL 源程序時要求 A 文件名和實體可以不同名 B 文件名和實體名無關(guān) C 文件名和實體名要相同 D 不確定 3 VHDL 語言中變量定義的位置是 A 實體中中任何位置 B 實體中特定位置 C 結(jié)構(gòu)體中任何位置 D 結(jié)構(gòu)體中特定位置 4 可以不必聲明而直接引用的數(shù)據(jù)類型是 A STD LOGIC B STD LOGIC VECTOR C BIT D ARRAY 5 MAXPLUS2 不支持的輸入方式是 A文本輸入 B 原理圖輸入 C 波形輸入 D 矢量輸入 6 大規(guī)?？删幊唐骷饕?FPGA CPLD 兩類 下列對 FPGA 結(jié)構(gòu)與工作原理的描述中 正確的是 A FPGA 全稱為復(fù)雜可編程邏輯器件 B FPGA 是基于乘積項結(jié)構(gòu)的可編程邏輯器件 C 基于 SRAM 的 FPGA 器件 在每次上電后必須進(jìn)行一次配置 D 在 Altera 公司生產(chǎn)的器件中 MAX7000 系列屬 FPGA 結(jié)構(gòu) 7 下面不屬于順序語句的是 A IF 語句 B LOOP 語句 C PROCESS 語句 D CASE 語句 8 VHDL 語言是一種結(jié)構(gòu)化設(shè)計語言 一個設(shè)計實體 電路模塊 包括實體與結(jié)構(gòu)體兩部分 實 體體描述的是 A 器件外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 D 器件外部特性與內(nèi)部功能 9 進(jìn)程中的信號賦值語句 其信號更新是 A 按順序完成 B 比變量更快完成 C 在進(jìn)程的最后完成 D 都不對 10 嵌套使用 IF 語句 其綜合結(jié)果可實現(xiàn) A 帶優(yōu)先級且條件相與的邏輯電路 B 條件相或的邏輯電路 C 三態(tài)控制電路 D 雙向控制 電路 一 選擇題 20 分 1 下列是 EDA 技術(shù)應(yīng)用時涉及的步驟 A 原理圖 HDL 文本輸入 B 適配 C 時序仿真 D 編程下載 E 硬件測試 F 綜合 請選擇合適的項構(gòu)成基于 EDA 軟件的 FPGA CPLD 設(shè)計流程 A F B C D E 2 PLD 的可編程主要基于 A LUT 結(jié)構(gòu)或者 B 乘積項結(jié)構(gòu) 請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu) FPGA 基于 A CPLD 基于 B 3 在狀態(tài)機(jī)的具體實現(xiàn)時 往往需要針對具體的器件類型來選擇合適的狀態(tài)機(jī)編碼 對于 A FPGAB CPLD兩類器件 一位熱碼 狀態(tài)機(jī)編碼方式 適合于 A 器件 順序編碼 狀態(tài)機(jī)編碼方式 適合于 B 器件 4 下列優(yōu)化方法中那兩種是速度優(yōu)化方法 B D A 資源共享B 流水線C 串行化D 關(guān)鍵路徑優(yōu)化 單項選擇題 5 綜合是 EDA 設(shè)計流程的關(guān)鍵步驟 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示 的過程 在下面對綜合的描述中 D 是錯誤的 A 綜合就是將電路的高級語言轉(zhuǎn)化成低級的 可與 FPGA CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文 件 B 為實現(xiàn)系統(tǒng)的速度 面積 性能的要求 需要對綜合加以約束 稱為綜合約束 C 綜合可理解為 將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程 并且這種 映射關(guān)系不是唯一的 D 綜合是純軟件的轉(zhuǎn)換過程 與器件硬件結(jié)構(gòu)無關(guān) 6 嵌套的 IF 語句 其綜合結(jié)果可實現(xiàn) D A 條件相與的邏輯B 條件相或的邏輯 C 條件相異或的邏輯D 三態(tài)控制電路 7 在一個 VHDL 設(shè)計中 Idata 是一個信號 數(shù)據(jù)類型為 std logic vector 試指出下面那個賦 值語句是錯誤的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata 10 THEN Q1 0 置零 ELSE Q1 Q1 1 加 1 END IF END IF END PROCESS Q Q1 END bhv 2 下面是一個多路選擇器的 VHDL 描述 試補充完整 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY bmux IS PORT sel IN STD LOGIC A B IN STD LOGIC VECTOR 7 DOWNTO 0 Y OUT STD LOGIC VECTOR 7 DOWNTO 0 END bmux ARCHITECTURE bhv OF bmux IS BEGIN y A when sel 1 ELSE B END bhv 三 VHDL 程序改錯 仔細(xì)閱讀下列程序 回答問題 LIBRARY IEEE 1 USE IEEE STD LOGIC 1164 ALL 2 ENTITY LED7SEG IS 3 PORT A IN STD LOGIC VECTOR 3 DOWNTO 0 4 CLK IN STD LOGIC 5 LED7S OUT STD LOGIC VECTOR 6 DOWNTO 0 6 END LED7SEG 7 ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP STD LOGIC 9 BEGIN 10 SYNC PROCESS CLK A 11 BEGIN 12 IF CLK EVENT AND CLK 1 THEN 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0000000 四 閱讀下列 VHDL 程序 畫出原理圖 RTL 級 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY HAD IS PORT a IN STD LOGIC b IN STD LOGIC c OUT STD LOGIC d OUT STD LOGIC END ENTITY HAD ARCHITECTURE fh1 OF HAD IS BEGIN c NOT a NAND b d 0 ELSIF CLK 1 AND CLK EVENT THEN IF LOAD 1 THEN Q1 DATA ELSE IF EN 1 THEN Q1 Q1 1 END IF END IF END IF Q Q1 END PROCESS END ONE 2 看下面原理圖 寫出相應(yīng) VHDL 描述 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY TRI STATE IS PORT E A IN STD LOGIC Y INOUT STD LOGIC B OUT STD LOGIC END TRI STATE ARCHITECTURE BEHAV OF TRI STATE IS BEGIN PROCESS E A Y BEGIN IF E 0 THEN B Y Y Z ELSE B Z Y A END IF END PROCESS END BEHAV 六 綜合題 下圖是一個 A D 采集系統(tǒng)的部分 要求設(shè)計其中的 FPGA 采集控制模塊 該模塊由三個部分 構(gòu)成 控制器 Control 地址計數(shù)器 addrcnt 內(nèi)嵌雙口 RAM adram 控制器 control 是一個狀態(tài)機(jī) 完成 AD574 的控制 和 adram 的寫入操作 Adram 是一個 LPM RAM DP 單元 在 wren 為 1 時允許寫入數(shù)據(jù) 試分別回答問題 下面列出了 AD574 的控制方式和控制時序圖 AD574 邏輯控制真值表 X 表示任意 CECSRCK12 8A0工 作 狀 態(tài) 0XXXX禁止 X1XXX禁止 100X0啟動 12 位轉(zhuǎn)換 100X1啟動 8 位轉(zhuǎn)換 1011X12 位并行輸出有效 10100高 8 位并行輸出有效 10101低 4 位加上尾隨 4 個 0 有效 AD574 工作時序 1 要求 AD574 工作在12 位轉(zhuǎn)換模式 K12 8 A0 在 control 中如何設(shè)置 K12 8 為 1 A0 為 0 2 試畫出 control 的狀態(tài)機(jī)的狀態(tài)圖 類似書上圖 8 4 3 對地址計數(shù)器模塊進(jìn)行 VHDL 描述 輸入端口 clkinc計數(shù)脈沖 cntclr計數(shù)器清零 輸出端口 rdaddrRAM 讀出地址 位寬 10 位 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity addr cnt is port clkinc cntclr in std logic wraddr out std logic vector 9 downto 0 end addr cnt architecture one of addr cnt is signal tmp std logic vector 9 downto 0 begin process clkinc cntclr begin if clkinc event and clkinc 1 then if cntclr 1 then tmp 0 else tmp tmp 1 end if end if end process wraddr tmp end one 4 根據(jù)狀態(tài)圖 試對 control 進(jìn)行 VHDL 描述 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity control is port addata in std logic vector 11 downto 0 status clk in std logic cs ce a0 rc k12 8 clkinc out std logic rddata out std logic vector 11 downto 0 end control architecture behav of control is type con st is s0 s1 s2 s3 s4 signal cst nst con st signal lock std logic signal reg12 std logic vector 11 downto 0 begin a0 0 k12 8 1 ce 1 cs 0 REGP process clk begin if clk event and clk 1 then cst rc 1 lock 0 nst rc 0 lock 0 nst if status 1 then nst s3 end if rc 1 lock rc 1 lock 1 nst rc 1 lock 0 nst nst s0 end case end process LOCKP process lock begin if lock 1 and lock event then reg12 addata end if end process rddata reg12 clkinc addata status status clk clk cs cs ce ce a0 a0 rc rc k12 8 k12 8 clkinc clkinc rddata rds u2 addr cntport map clkinc clkinc cntclr cntclr wraddr wraddr u3 adramport map data rds wraddress wraddr rdaddress rdaddr wren 1 q rddata end one 二 名詞解釋 寫出下列縮寫的中文 或者英文 含義 二 名詞解釋 寫出下列縮寫的中文 或者英文 含義 1 1 FPGAFPGAField Programmable Gate Array 現(xiàn)場可編程門陣列 2 2 VHDLVHDL Very High Speed Integrated Circuit Hardware Description Language 甚高速集成電 路硬件描述語言 3 3HDLHDLHardware Description Language 硬件描述語言 5 5CPLDCPLDComplex Programmable Logic Device 復(fù)雜可編程邏輯器件 6 6PLDPLDProgrammable Logic Device 可編程邏輯器件7 7GALGALgeneric array logic 通 用陣列邏輯 8 8 LABLABLogic Array Block 邏輯陣列塊9 9 CLBCLB Configurable Logic Block可配置邏 輯模塊 1010EABEABEmbedded Array Block 嵌入式陣列塊 11SOPC11SOPCSystem on a Programmable Chip可 編程片上系統(tǒng) 12 12 LUTLUTLook Up Table 查找表13 13 JTAGJTAGJoint Test Action Group 聯(lián)合測試行為 組織 14 IP14 IPIntellectual Property 知識產(chǎn) 15ASIC15ASICApplication Specific Integrated Circuits 專用集成電路 1616ISPISPIn System Programmable在系統(tǒng)可編程 1717ICRICRIn Circuit Re config在電路 可重構(gòu) 1818RTLRTLRegister Transfer Level 寄存器傳輸 19EDA19EDA Electronic Design Automation電 子設(shè)計自動化 信號與變量的區(qū)別 信號與變量的區(qū)別 信號賦值語句在進(jìn)程外作為并行語句 并發(fā)執(zhí)行 與語句所處的位置無關(guān) 變賦值語句在進(jìn) 程內(nèi)或子程序內(nèi)作為順序語句 按順序執(zhí)行 與語句所處的位置有關(guān) 信號賦值符號為 變 量賦值符號位 信號賦值符號用于信號賦值動作 不立即生效 變量賦值符號用于變量賦值 動作 立即生效 1 1 FPGAFPGA 結(jié)構(gòu)一般分為三部分結(jié)構(gòu)一般分為三部分 可編程邏輯塊 CLB 可編程 I O 模塊和可編程內(nèi)部連線 2 2 CPLDCPLD 的內(nèi)部連線的內(nèi)部連線為連續(xù)式布線互連結(jié)構(gòu) 任意一對輸入 輸出端之間的延時是固定 FPGFPGA A 的內(nèi)部連線的內(nèi)部連線為分段式布線互連結(jié)構(gòu) 各功能單元間的延時不定 不可預(yù)測 3 3 大規(guī)?？删幊唐骷饕写笠?guī)模可編程器件主要有 CPLDCPLD 和和 FPGAFPGA 兩類兩類 其中 CPLD 通過可編程乘積項邏輯實現(xiàn)其邏輯 功能 基于 SRAM 的 FPGA 器件 每次上電后必須進(jìn)行一次配置 FPGA 內(nèi)部陣列的配置一般采用 在電路可重構(gòu)技術(shù) 編程數(shù)據(jù)保存在靜態(tài)存儲器 SRAM 掉電易失 4 4 目前世界上有十幾家生產(chǎn) CPLD FPGA 的公司 最大的兩家是 Altera Xilinx 5 5 硬件描述語言硬件描述語言 HDL HDL 是 EDA 技術(shù)的重要組成部分 是電子系統(tǒng)硬件行為描述 結(jié)構(gòu)描述 數(shù) 據(jù)流描述的語言 它的種類很多 如 VHDL Verilog HDL AHDL 6 6 WHEN ELSEWHEN ELSE 條件信號賦值語句條件信號賦值語句 和和 IF ELSEIF ELSE 順序語句的異同 順序語句的異同 WHEN ELSE 條件信號賦值語句中無標(biāo)點 只有最后有分號 必須成對出現(xiàn) 是并行語句 必 須放在結(jié)構(gòu)體中 IF ELSE 順序語句中有分號 是順序語句 必須放在進(jìn)程中 7 7 可編程邏輯器件設(shè)計輸入可編程邏輯器件設(shè)計輸入有原理圖輸入 硬件描述語言輸入和波形輸入三種方式三種方式 原理圖輸 入方式是一種最直接的設(shè)計描述方式 波形設(shè)計輸入適用于時序邏輯和有重復(fù)性的邏輯函數(shù) 硬件描述語言的突出優(yōu)點是 硬件描述語言的突出優(yōu)點是 語言與工藝的無關(guān)性 語言的公開可利用性 便于實現(xiàn)大規(guī)模系統(tǒng)的設(shè)計 具有很強(qiáng)邏輯描述和仿真功能 而且輸入效率高 在不同設(shè)計輸入庫之間的轉(zhuǎn)換非常方便 用不著對底層的電路和 PLD 結(jié)構(gòu)的熟悉 8 8 用用 VHDL VeilogVHDL Veilog HDLHDL 語言開發(fā)可編程邏輯電路的完整流程語言開發(fā)可編程邏輯電路的完整流程 文本編輯 功能仿真 邏輯綜合 布局布線 時序仿真 所謂綜合綜合 就是根據(jù)設(shè)計功能和實現(xiàn)該設(shè)計的約束條件 如面積 速度 功耗和成本等 將設(shè)計輸入轉(zhuǎn)換成滿足要求的電路設(shè)計方案 該方案必須同時滿足與其的功能和約束條件 綜合 的過程也是設(shè)計目標(biāo)的優(yōu)化過程 其目的是將多個模塊化設(shè)計文件合并為一個網(wǎng)表文件 供布局 布線使用 網(wǎng)表中包含了目標(biāo)器件中的邏輯單元和互連的信息 布局布線布局布線就是根據(jù)設(shè)計者指定的約束條件 如面積 延時 時鐘等 目標(biāo)器件的結(jié)構(gòu)資源 和工藝特性 以最優(yōu)的方式對邏輯元件布局 并準(zhǔn)確地實現(xiàn)元件間的互連 完成實現(xiàn)方案 網(wǎng)表 到使實際目標(biāo)器件 FPGA 或 CPLD 的變換 9 9 基于基于 EDAEDA 軟件的軟件的 FPGAFPGA CPLDCPLD 設(shè)計流程為 設(shè)計流程為 原理圖 HDL 文本輸入 功能仿真 綜合 適配 時序仿真 編程下載 硬件測試 綜合是 EDA 設(shè)計的關(guān)鍵步驟 綜合就是將電路的高級語言轉(zhuǎn)換成低級的 可與 FPGA CPLD 相映射的功能網(wǎng)表文件 為實現(xiàn)系統(tǒng)的速度 面積 性能的要求 需要對綜合加以約束 稱為綜 合約束 1010 構(gòu)成一個完整的 構(gòu)成一個完整的 VHDLVHDL 語言程序的五個基本結(jié)構(gòu) 語言程序的五個基本結(jié)構(gòu) 實體 ENTITY 結(jié)構(gòu)體 ARCHITECURE 配置 CONFIGURATION 庫 LIBRARY 程 序包 PACKAGE 實體的由實體說明和結(jié)構(gòu)體兩部分組成 實體說明部分用于描述所設(shè)計系統(tǒng)的外部端口信 號和參數(shù)的屬性和設(shè)置 而結(jié)構(gòu)體部分則定義了設(shè)計單元的具體功能 行為 數(shù)據(jù)流程或內(nèi)部結(jié) 構(gòu) 結(jié)構(gòu)體的三種描述方式結(jié)構(gòu)體的三種描述方式 即行為級描述 數(shù)據(jù)流級描述和結(jié)構(gòu)級描述 結(jié)構(gòu)體結(jié)構(gòu)體通常由結(jié)構(gòu)體名稱 定義語句和并行處理語句構(gòu)成 程序包用于存放各設(shè)計模塊能共享的數(shù)據(jù)類型 常數(shù) 子程序等 庫用于存放已編譯的實體 結(jié)構(gòu)體 程序包和配置 可以通過其目錄進(jìn)行查詢和調(diào)用 在 VHDL 語言中 可以存在多個不同的庫 但是庫與庫之間是獨立的 不能互相嵌套 它可由用戶生 成或由 ASIC 芯片制造商提供 以便于在設(shè)計中為大家所共享 庫用于存放已編譯的實體 結(jié)構(gòu)體 程序包和配置 可以通過其目錄進(jìn)行查詢和調(diào)用 在 VHDL 語言中 可以存在多個不同的庫 但是庫與庫之間是獨立的 不能互相嵌套 它可由用戶生 成或由 ASIC 芯片制造商提供 以便于在設(shè)計中為大家所共享 常用庫 常用庫 1 IEEEIEEE 庫 庫 IEEE 庫主要包括 std logic 1164 numeric bit numeric std 等程序包 還有一 些程序包非 IEEE 標(biāo)準(zhǔn) 但并入 IEEE 庫 如 std logic arich std logic unsigned std logic signed 使用 IEEE 程序包 必須聲明 2 stdstd 庫 庫 包含 standardtextio 程序包 Std 庫符合 IEEE 標(biāo)準(zhǔn) 應(yīng)用中不必聲明 3 workwork 庫 庫 用戶的 VHDL 設(shè)計先行工作庫 4 vitalvital 庫 庫 包含時序程序包 vital timing 和 vital primitives 設(shè)計開發(fā)過程通常不用 每個設(shè)計實體都必須有各自完整的庫說明語句和 use 語句 Use 語句的使用將使說明的程序包對 本設(shè)計實體部分全部開放 即是可視的 1111 VHDLVHDL 的數(shù)據(jù)對象包括的數(shù)據(jù)對象包括常量 constant 變量 varuable 和信號 signal 它們是用 來存放各種類型數(shù)據(jù)的容器 1212 在在 VHDLVHDL 的端口聲明語句中的端口聲明語句中 端口方向包括端口方向包括 in out buffer inout linkage BUFFER 為緩沖端口 與 OUT 類似 只是緩沖端口允許實體內(nèi)部使用該端口信號 它可以用于輸出 也可 以用于端口信號的反饋 當(dāng)一個結(jié)構(gòu)體用 BUFFER 說明輸出端口時 與其連接的另一個結(jié)構(gòu)體 的端口也要用 BUFFER 說明 以 LINKAGE 定義的端口不指定方向 無論哪個方向的信號都可以 連接 1313 VHDLVHDL 的的 PROCESSPROCESS 進(jìn)程 語句 進(jìn)程 語句是由順序語句組成的 但其本身卻是并行語句 1414 VHDL 的子程序有過程 PROCEDURE 和函數(shù) FUNCTION 兩種類型 具有可重載性特 點 1515 圖形文件的擴(kuò)展名是 bdf 矢量波形文件的擴(kuò)展名是 vwf 使用 VHDL 語言 文本設(shè)計 文件的擴(kuò)展