硬件設(shè)計(jì)案例-晶振設(shè)計(jì)不規(guī)范導(dǎo)致FPGA功能紊亂.doc

案例導(dǎo)讀本案例介紹了某單板晶振設(shè)計(jì)不規(guī)范，導(dǎo)致單板FPGA功能紊亂，主要描述了分析過程及解決措施，并提醒開發(fā)人員注意。晶振設(shè)計(jì)不規(guī)范導(dǎo)致FPGA功能紊亂案例無(wú)線裝備研究部無(wú)線網(wǎng)絡(luò)裝備項(xiàng)目組 王紅超一、 案例描述生產(chǎn)上反饋XX單板裝備測(cè)試時(shí)，測(cè)試了50塊單板，其中有五塊單板加密解密和壓縮解壓縮項(xiàng)目測(cè)試不過。加密解密和壓縮解壓縮功能是在單板的FPGA實(shí)現(xiàn)的，因此，首先想到的是單板的FPGA是否壞了。二、 原因分析更換FPGA芯片之后，測(cè)試依然失敗。讓研發(fā)人員加入調(diào)試信息，結(jié)果發(fā)現(xiàn)FPGA功能紊亂，應(yīng)該調(diào)用某個(gè)函數(shù)的，結(jié)果卻調(diào)用了另外的函數(shù)，開始懷疑是字節(jié)對(duì)齊的問題，但嘗試了幾次改動(dòng)，測(cè)試結(jié)果也都是錯(cuò)誤的。開始懷疑是 fgpa設(shè)計(jì)或硬件時(shí)鐘的質(zhì)量有問題。經(jīng)過實(shí)驗(yàn)發(fā)現(xiàn)將原來的好板子的時(shí)鐘芯片與壞板子的時(shí)鐘芯片對(duì)調(diào)，發(fā)現(xiàn)兩個(gè)板子都能夠正常工作，據(jù)此推測(cè)，問題很可能是：該時(shí)鐘芯片輸出的時(shí)鐘不夠理想，而單板對(duì)時(shí)鐘信號(hào)的瑕疵比較敏感。不同的單板對(duì)時(shí)鐘信號(hào)瑕疵的容忍程度不同，所以這個(gè)不理想的時(shí)鐘源在某些板上使用沒有問題，而在另一些板上就會(huì)產(chǎn)生問題。領(lǐng)了兩個(gè)新的晶振更換兩個(gè)壞單板后測(cè)試OK。到目前為止可以把問題定位為時(shí)鐘的問題了。但究竟是時(shí)鐘什么地方有問題呢？經(jīng)過對(duì)照原理圖和示波器調(diào)試分析發(fā)現(xiàn)：?jiǎn)伟迳?0MHz晶振的輸出端與后面的FPGA之間沒有匹配電阻，沒有按晶振應(yīng)用規(guī)范設(shè)計(jì)，晶振輸出波形過沖振鈴太大。另由于更換了32.768MHz晶振，單板能正常工作，需設(shè)計(jì)人員確認(rèn)選用晶振頻率指標(biāo)是否滿足要求?！安涣计贰?0MHz晶振的輸出波形圖：更換32.768MHz晶振后雖然單板能夠正常工作，但輸出波形也異常：把時(shí)鐘信號(hào)線割斷，加一個(gè)33歐匹配電阻，加膠固定電阻，調(diào)試OK。三、 結(jié)論和解決方法單板還存在5V的晶振輸出直接驅(qū)動(dòng)供電電壓為3.3V的倍頻器的情況，一并需要修改。對(duì)單板進(jìn)行改版，把5V的40M晶振改為3.3V的32.768M晶振，并按照晶振設(shè)計(jì)規(guī)范，加一個(gè)33歐的匹配電阻。四、 經(jīng)驗(yàn)總結(jié)、對(duì)規(guī)范的建議等晶振應(yīng)用規(guī)范：1）晶振是溫度敏感元器件，安裝時(shí)應(yīng)遠(yuǎn)離發(fā)熱元器件。2）為了減小輸出波形“過沖”和“振鈴”（即反射），可根據(jù)需要，在晶振輸出端加串聯(lián)匹配電阻，如33歐。當(dāng)晶振輸出為TTL/CMOS電平時(shí)，如果對(duì)EMI指標(biāo)要求非常嚴(yán)格，可以考慮在晶振輸出端接入一4.7pF到22pF的小電容平滑時(shí)鐘的上升和下降沿，用來減小時(shí)鐘驅(qū)動(dòng)器線路的EMI輻射。此電容的值以不影響系統(tǒng)指標(biāo)為前提，典型值為10pF。其中，Rs為串聯(lián)匹配電阻，在PCB布局，電容C應(yīng)盡量靠近Rs。3）晶振能完全安全驅(qū)動(dòng)一路負(fù)載；驅(qū)動(dòng)多路負(fù)載時(shí)要加時(shí)鐘驅(qū)動(dòng)器； 驅(qū)動(dòng)與被驅(qū)動(dòng)信號(hào)的邏輯電平要相匹配。4）對(duì)提供晶振的直流電源必須進(jìn)行高、低