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新建工程：點(diǎn)擊NEXT：輸入保存目錄以及項(xiàng)目名稱：點(diǎn)擊NEXT，加入已經(jīng)存在的文件，有的話，瀏覽后在點(diǎn)擊all或者add all，如果沒(méi)有，直接點(diǎn)擊NEXT：選擇器件，可以讓軟件自動(dòng)選擇，也可以自己指定，選擇區(qū)域如下：選擇仿真軟件，這一步可以跳過(guò)，后面可以設(shè)置：最終點(diǎn)擊Finish即可：加入文件，點(diǎn)擊新建文件（紅線處），這里我們使用Verilog HDL：輸入代碼并保存，模塊名要與保存的文件名稱相同，否則編譯報(bào)錯(cuò)：輸入完成后點(diǎn)擊編譯：編譯完成后顯示報(bào)告（這里我用的是另外一個(gè)工程的報(bào)告，所以Revision Name和Top-level Entity Name顯示為fifo3_128而不是quartus)：左下角顯示編譯的項(xiàng)目，打鉤表示通過(guò)：輸入代碼完成后，要編寫(xiě)測(cè)試平臺(tái)（Testbench)，輸入文件還是verilog HDL，只不過(guò)在保存的時(shí)候把后綴名改為.vt：點(diǎn)擊Assignments-Settings-Simulation,tool name 選ModelSim-Altera，F(xiàn)ormat for output netlist選擇Verilog HDL，Time scale選擇1ns(可以根據(jù)自己需要調(diào)整），點(diǎn)擊apply：點(diǎn)擊Processing-Start-Start Test Bench Template Writer:完成后，需要加入測(cè)試文件，如下圖所示：這里需要說(shuō)明的是，Test bench Name和Top level module in test bench要和之前寫(xiě)的testbench模塊名相同，然后在Test bench files里瀏覽文件并點(diǎn)擊Add，最終如下圖所示：所有操作完成后，點(diǎn)擊編譯，至此，所有操作完成。點(diǎn)擊Tools-Run EDA Simulation

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