VHDL復(fù)習(xí)資料.doc

一 填空（每空1分，共20分）1MAX+plusII是ALTERA 公司自己開發(fā)的 EDA EDA 工具軟件。2 VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)由庫庫、 程序包包集合、實(shí)體實(shí)體、 結(jié)構(gòu)體 構(gòu)造體（有稱結(jié)構(gòu)體） 、 配置 配置 等部分構(gòu)成。在VHDL中最常用的庫 IEEE IEEE標(biāo)準(zhǔn)庫，最常用的包集合是 1164 STD-LOGIC-1164 。在VHDL的端口聲明語句中，端口方向包括 輸入（in） 、 輸出（out） BUFFER（輸出、可內(nèi)部使用 、輸入|輸出（inout） 、 緩沖 和 。5.VHDL的順序語句只能出現(xiàn)在進(jìn)程（Process） 進(jìn)程 過程procedure)、函數(shù) (Function) 函數(shù) 、 過程 中，是按程序書寫順序自 上而下，一條一條地執(zhí)行。6.VHDL的 塊 塊（BLOCK） 語句是并行語句結(jié)構(gòu),它的內(nèi)部是由并行語句構(gòu)成的7.VHDL的變量（VARIABLE）是一種局部量，只能在 進(jìn)程 進(jìn)程 、 函數(shù) 函數(shù) 和 過程 過程 中聲明和使用。8.MAX+plusII支持 文本 、 原理圖 、 波形 、 符號(hào)編輯 等不同的編輯方式。9.MAX+plusII工具軟件有 功能 、 時(shí)序 、 仿真 等功能。10.MAXPLUS的波形編輯文件分 波形輸入 和 波形仿真 ，它們的文件擴(kuò)展名分別是 W D F 和 S C F 。11.VHDL的實(shí)體聲明部分指定了設(shè)計(jì)單元的 輸入輸出端口 ，它是設(shè)計(jì)實(shí)體對(duì)外的通信界面，是外界可以看到的部分。12.CPLD和FPGA的含義分別是 復(fù)雜可編程邏輯器件 ， 現(xiàn)場可編程門陣列 。 13.在VHDL中,含WAIT語句的進(jìn)程Process的括號(hào)不能再加 敏感量 ,否則是非 法的.14.VHDL的Process（進(jìn)程）語句是由 順序語句 順序語句 組成的，但其本身卻是 并發(fā)語句 結(jié)構(gòu)并行語句。15.VHDL的子程序有 函數(shù) 函數(shù) 和 過程 過程 兩種類型。16.在VHDL中,標(biāo)準(zhǔn)邏輯位數(shù)據(jù)有 0和1 種邏輯值。17.MAXPLUS 的仿真分 功能仿真 和 時(shí)序仿真 。18.VHDL的變量（VARIABLE）是一個(gè) 功能變量 ，只能在進(jìn)程、函數(shù)和過程中聲明和使用。19.VHDL的數(shù)據(jù)對(duì)象包括 常數(shù) 、 變量 、 信號(hào) 和 文件 。20. 實(shí)體 和 結(jié)構(gòu)體 是設(shè)計(jì)實(shí)體的基本組成部分，它們可以構(gòu)成最基本的VHDL程序。20.VHDL語言的字符是以 字母的下劃線 括起來的數(shù)字、字母和符號(hào)。二簡答題（每題6分，共 30 分）1.如何用VHDL語句描述時(shí)鐘的下降沿和上升沿。時(shí)鐘上升沿if clkevent and clk=“1”then下降沿if clkevent and clk =“0” then答:在VHDL中用語句CLOCKEVEVT AND CLOCK=0，表示檢測CLOCK的下降沿。在VHDL中用語句CLOCKEVEVT AND CLOCK=1，表示檢測CLOCK的下降沿。2. 在VHDL中的IEEE標(biāo)準(zhǔn)中，預(yù)定義的標(biāo)準(zhǔn)是邏輯位數(shù)據(jù)STD-LOGIC與BIT有何區(qū)別。只有當(dāng)端口說明為BIT時(shí)該端口的信號(hào)取值只能是二進(jìn)制數(shù)“0”和“1”答：在VHDL中的IEEE標(biāo)準(zhǔn)中，預(yù)定義的標(biāo)準(zhǔn)是邏輯位數(shù)據(jù)STD-LOGIC有9種邏輯值，而BIT只有二種值。3VHDL的信號(hào)（SIGNAL）與變量（VARIABLE）有什么的區(qū)別。 Signal可以在實(shí)體構(gòu)造體等高層次環(huán)境中說明，對(duì)整個(gè)設(shè)計(jì)實(shí)體全局有效 Variable 在進(jìn)程子函數(shù)等低層次環(huán)境中說明，只在說明的區(qū)域中局部有效答：VHDL的信號(hào)（SIGNAL）是一種數(shù)值容器，不僅可以容納當(dāng)前值，也可以保持歷史值。VHDL的變量（VARIABLE）是一種局部量，只能在進(jìn)程、函數(shù)和過程中聲明和使用。在VHDL中，目標(biāo)變量是用：= 賦值，目標(biāo)信號(hào)的賦值符號(hào)是=。 4 敘述一個(gè)四位加法器及仿真的全過程。 5.現(xiàn)有兩個(gè)半加器，一個(gè)兩輸入或門，試畫出一個(gè)全加器答：6.在一個(gè)構(gòu)造體內(nèi)，其執(zhí)行語句的順序有什么特點(diǎn)？7.衛(wèi)式BLOCK語句中的條件和PROCESS 語句中的敏感量的區(qū)別是什么（順序），它們的執(zhí)行過程如何？ Block塊頭主要用于信號(hào)的映射及參數(shù)的定義、process 并行執(zhí)行進(jìn)程語句8 為層次式電路，各層次的功能模塊在存盤時(shí)要注意什么問題？（在同一路徑的文件夾內(nèi)）9在MAXPLUS中一般連線與總線有什么區(qū)別，在使用總線時(shí)必須注意什么問題？10、現(xiàn)有一個(gè)兩輸入異或門，一個(gè)兩輸入與門，試畫出半加器。S=AB 11硬件描述語言描述硬件電路的基本構(gòu)成是什么？數(shù)字系統(tǒng)的結(jié)構(gòu)，行為和功能；硬件描述語言設(shè)計(jì)數(shù)字；電路邏輯電路的過程和方法12解釋端口方向說明，IN 、 OUT 、 INOUT 、 BUFFER和LINRAGE的含義？ In：輸入型，信號(hào)從該端口進(jìn)入實(shí)體；out：輸出型，信號(hào)從實(shí)體內(nèi)部經(jīng)該端口輸出 Inout：輸入輸出型，信號(hào)既可以從該端口輸入也可以輸出 Buffer：緩沖型，與out類似但在結(jié)構(gòu)內(nèi)部可作反饋 Linrage：無指定方向，與任何方向的信號(hào)連接13數(shù)據(jù)類型BIT與STD-LOGIC ，BIT_ VECTOR與STD_LOGIC_VECTOR其共同點(diǎn)與不同點(diǎn)是什么? Std-logic-vector：標(biāo)準(zhǔn)邏輯適量 Std-logic：標(biāo)準(zhǔn)邏輯位量 Bit：為數(shù)據(jù)類型取值只能是：“0”和“1” Bit-vector：位矢量，數(shù)據(jù)類型三分析題 （共50分）1讀懂下列程序，指出其完成什么功能？（20分）（1） library ieee;use ieee.std_logic_1164.all;entity aaa is port ( a,b,c,d: in std_logic;y:out std_logic) ;end aaa;architecture aaa1 of aaa is begin p1:process (a,b,c,d) variable tmp:std_logic_vector (3 downto 0 ); begin tmp:=a&b&c&d; case tmp is when 0000= y yy y y y y y y y y y yy= x;end case ; end process p1;end aaa1; 與非門 答：四輸入與非門電路（2） library ieee;use ieee.ste_logic_1164.all;entity abc isport ( clk: in std_logic; r: in std_logic; d: in std_logic_vector ( 3 downto 0); q:out std_logic _vector ( 3 downto 0 ); end abc; architecture rtl of abc issignal q_temp :std_logic_vector ( 3 downto 0);begin process ( clk, r) begin if ( r=1 ) then q_temp=0000 ; elseif ( clk event and clk=1 ) then q_temp =d; end if; q= q_temp;end process;end rtl; 寄存器 （1）ENTITY abc IS PORT (do,d1 ,y: IN BIT; q: OUT BIT);END abc ;ARCHITECTURE connect OF abc ISBEGIN Cale: BLOCKBEGIN Tmp1= d0 AND y ; Tmp2=d1 AND (NOT y ) ; Tmp3=tmp1 OR tmp2 ; q =tmp3 ; END BLOCK cale ;END connect ;二選一電路(2)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY parity_check IS PORT ( a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC);END parity_check;ARCHITECTURE rtl OF parity_check ISBEGIN PROCESS( a) VARIABLE tmp:STD_LOGIC; BEGIN tmp:=0; FOR i IN 0TO 7 LOOP tmp:=tmp XOR a(i); END LOOP; y=tmp; END PROCESS;END rtl奇偶效應(yīng)（1）ENTITY abc IS PORT (do,d1: IN BIT; x: IN BIT ; Q: OUT BIT);END abc ;ARCHITECTURE dataflow OF abc ISBEGINQ= (d0 AND x ) OR ( NOT x AND d1 );END dataflow;二選一的數(shù)據(jù)選擇器 （2） LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY AAA IS PORT (Clock:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC); END ; ARCHITECTURE Behavior OF AAA IS SIGNAL Clk:STD_LOGIC; BEGIN PROCESS(Clock) BEGIN IF rising_edge(Clock) THEN CLK=NOT Clk; END IF; END PROCESS; Clkout=Clk; END;邊沿觸發(fā)器 答： D觸發(fā)器2下列程序是一個(gè)二選一電路，有四處錯(cuò)誤，試指出并改正。（10分） ENTITY mux IS PROT ( d0,d1,sel : IN BIT BIT ; q: OUT BIT BIT ) ; END mux ; ARCHITECTURE connect OF mux IS (mux) BEGIN Cale : PROCESS (d0,d1sel SEL) VARIABLE tmp1,tmp2,tmp3: BIT ; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q : = tmp3 ; (=) END PROCESS ; END connect ;（3）ENTITY mux IS PROT ( d0,d1,sel : IN BIT ; q: OUT BIT) ; END mux ; ARCHITECTURE connect OF mux IS BEGIN Cale : PROCESS (d0 ,d1,sel ) VARIABLE tmp1,tmp2,tmp3: BIT ; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q ：yyyyyyyy=0;END CASE ; END PROCESS t2;END nor2_2;2 . 下列程序是四選一電路，在空格中填上適當(dāng)?shù)恼Z句。(10分) LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY mux4 IS PORT ( i0,i1,i2,i3,a,b : IN STD-LOGIC ; Q: OUT STD_LOGIC ); END mux4 ; ARCHITECTURE behav OF mux4 IS SIGNAL sel: INTEGER ; BEGIN WITH S SELECT q = i0 AFTER 10 ns WHEN 0, i1 AFTER 10 ns WHEN 1,i2 AFTER 10 ns WHEN 2,i3 AFTER 10 ns WHEN 3,1AFTER 10 ns WHEN OTHERS;sel=0 WHEN a=0 AND b=0 ELSE 1 WHEN a=1 AND b=0 ELSE2 WHEN a=0 AND b=1 ELSE 3 WHEN a=1 AND b=1 ELSE 4 WHEN OTHERS ; END behav; 3. 下列程序有四處錯(cuò)誤，試指出并改正。(10分) ENTITY mux IS PROT ( d0,d1,sel : IN BIT ; q: OUT BIT) ; END mux ; ARCHITECTURE connect OF mux IS BEGIN Cale : PROCESS (d0, d1, sel ) VARIABLE tmp1,tmp2,tmp3: BIT ; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q ：= tmp3 ; END PROCESS ; END connect ;4分析下列程序，指出其功能并說明其工作過程。（10分）library ieee;use ieee.std_logic_1164.all;entity xyz is port(a,clk1:in std_logic; b:out std_logic);end xyz;architecture xyz1 of xyz issign