第6章 邏輯門電路和組合邏輯電路.ppt

第6章邏輯門電路和組合邏輯電路 6 2集成門電路 6 3邏輯函數(shù)的表示和化簡 6 1基本邏輯關系和邏輯門電路 6 4組合邏輯電路的分析和設計 6 5組合邏輯部件 6 6可編程邏輯部件 1 掌握基本門電路的邏輯功能 邏輯符號 真值表和邏輯表達式 了解TTL門電路 CMOS門電路的特點 3 會分析和設計簡單的組合邏輯電路 理解加法器 編碼器 譯碼器等常用組合邏輯電路的工作原理和功能 5 學會數(shù)字集成電路的使用方法 本章要求 2 會用邏輯代數(shù)的基本運算法則化簡邏輯函數(shù) 模擬信號 隨時間連續(xù)變化的信號 一 模擬信號與數(shù)字信號 1 模擬信號 2 數(shù)字信號幅度和時間上均離散的信號 如 脈沖幅度A 脈沖上升沿tr 脈沖周期T 脈沖下降沿tf 脈沖寬度tp 脈沖信號的部分參數(shù) 實際的矩形波 二 晶體管的開關作用 1 二極管的開關特性 相當于開關斷開 相當于開關閉合 3V 0V 3V 0V 2 三極管的開關特性 3V 0V uO 0 相當于開關斷開 相當于開關閉合 uO UCC 3V 0V 6 1基本邏輯關系和邏輯門電路 邏輯門電路是數(shù)字電路中最基本的邏輯元件 所謂門就是一種開關 它能按照一定的條件去控制信號的通過或不通過 門電路的輸入和輸出之間存在一定的邏輯關系 因果關系 所以門電路又稱為邏輯門電路 基本邏輯關系為 與 或 非 三種 下面通過例子說明邏輯電路的概念及 與 或 非 的意義 1 與邏輯 當決定一事件的所有條件都具備時 事件才發(fā)生的邏輯關系 功能表 一 與邏輯和與門電路 滅 滅 滅 亮 斷 斷 斷 合 合 斷 合 合 與邏輯關系 真值表 Truthtable 邏輯函數(shù)式 與門 ANDgate 邏輯符號 與邏輯的表示方法 0 0 0 1 0 0 0 1 1 0 1 1 3V 0V UD 0 7V 真值表 AB Y 00011011 0001 Y AB 電壓關系表 uA V uB V uY V D1D2 00 03 30 33 導通 導通 0 7 導通 截止 0 7 截止 導通 0 7 導通 導通 3 7 二 或邏輯和或門電路 決定一事件結(jié)果的諸條件中 只要有一個或一個以上具備時 事件就會發(fā)生的邏輯關系 或門 ORgate 或邏輯關系 真值表 邏輯函數(shù)式 邏輯符號 0 1 1 1 uY V 3V 0V UD 0 7V 真值表 AB Y 00011011 0111 電壓關系表 uA V uB V D1D2 00 03 30 33 導通 導通 0 7 截止 導通 2 3 導通 截止 2 3 導通 導通 2 3 Y A B 三 非邏輯和非門電路 只要條件具備 事件便不會發(fā)生 條件不具備 事件一定發(fā)生的邏輯關系 真值表 邏輯函數(shù)式 邏輯符號 非門 NOTgate 非邏輯關系 1 0 0 1 電壓關系表 uI V uO V 0 5 5 0 3 真值表 0 1 1 0 A Y 符號 函數(shù)式 三極管非門 A Y 四 復合門電路 1 與非邏輯 NAND 2 或非邏輯 NOR 3 與或非邏輯 AND OR INVERT 真值表略 1 1 1 0 00 01 10 11 1 0 0 0 Y1 Y2的真值表 4 異或邏輯 Exclusive OR 5 同或邏輯 Exclusive NOR 異或非 0 1 1 0 00 01 10 11 A B 1 0 0 1 00 01 10 11 邏輯符號對照 曾用符號 美國符號 國標符號 國標符號 曾用符號 美國符號 6 3邏輯函數(shù)的表示和化簡 或 0 0 0 1 0 1 1 1 1 與 0 0 0 0 1 0 1 1 1 非 2 變量和常量的關系 變量 A B C 或 A 0 A A 1 1 與 A 0 0 A 1 A 非 一 邏輯代數(shù)基本運算規(guī)則和定律 1 常量之間的關系 常量 0和1 3 與普通代數(shù)相似的定理 交換律 結(jié)合律 分配律 例 證明公式 解 方法一 公式法 證明公式 方法二 真值表法 將變量的各種取值代入等式兩邊 進行計算并填入表中 ABC 4 邏輯代數(shù)的一些特殊定理 同一律 A A A A A A 還原律 例1 1 2 證明 AB 5 若干常用公式 公式 4 證明 公式 5 證明 即 A B 同理可證 一 標準與或表達式 補充內(nèi)容 邏輯函數(shù)的標準與或式 標準與或式 標準與或式就是最小項之和的形式 1 最小項的概念 包括所有變量的乘積項 每個變量均以原變量或反變量的形式出現(xiàn)一次 2變量共有4個最小項 4變量共有16個最小項 n變量共有2n個最小項 3變量共有8個最小項 對應規(guī)律 1 原變量0 反變量 2 最小項的性質(zhì) 1 任一最小項 只有一組對應變量取值使其值為1 ABC001 ABC101 2 任意兩個最小項的乘積為0 3 全體最小項之和為1 3 最小項的編號 把與最小項對應的變量取值當成二進制數(shù) 與之相應的十進制數(shù) 就是該最小項的編號 用mi表示 對應規(guī)律 原變量 1反變量 0 000 001 010 011 100 101 110 111 0 1 2 3 4 5 6 7 m0 m1 m2 m3 m4 m5 m6 m7 4 最小項是組成邏輯函數(shù)的基本單元 任何邏輯函數(shù)都是由其變量的若干個最小項構(gòu)成 都可以表示成為最小項之和的形式 例 寫出下列函數(shù)的標準與或式 解 或 m6 m7 m1 m3 例 寫出下列函數(shù)的標準與或式 m7 m6 m5 m4 m1 m0 m8 m0 與前面m0相重 二 卡諾圖 1 邏輯變量的卡諾圖 Karnaughmaps 卡諾圖 1 二變量的卡諾圖 最小項方格圖 按循環(huán)碼排列 四個最小項 A B 2 多變量卡諾圖的畫法 三變量的卡諾圖 八個最小項 A BC 0 1 00 01 卡諾圖的實質(zhì) 緊挨著 行或列的兩頭 對折起來位置重合 邏輯相鄰 兩個最小項只有一個變量不同 邏輯相鄰的兩個最小項可以合并成一項 并消去一個因子 如 m0 m1 m2 m3 m4 m5 m6 m7 五變量的卡諾圖 四變量的卡諾圖 十六個最小項 AB CD 00 01 11 10 00 01 11 10 當變量個數(shù)超過六個以上時 無法使用圖形法進行化簡 AB CDE 以此軸為對稱軸 對折后位置重合 m0 m1 m2 m3 m4 m5 m6 m7 m12 m13 m14 m15 m8 m9 m10 m11 m0 m1 m2 m3 m8 m9 m10 m11 m24 m25 m26 m27 m16 m17 m18 m19 m6 m7 m4 m5 m14 m15 m12 m13 m30 m31 m28 m29 m22 m23 m20 m21 三十二個最小項 3 卡諾圖的特點 用幾何相鄰表示邏輯相鄰 幾何相鄰 相接 緊挨著 相對 行或列的兩頭 相重 對折起來位置重合 邏輯相鄰 例如 兩個最小項只有一個變量不同 化簡方法 卡諾圖的缺點 函數(shù)的變量個數(shù)不宜超過6個 邏輯相鄰的兩個最小項可以合并成一項 并消去一個因子 4 卡諾圖中最小項合并規(guī)律 兩個相鄰最小項合并可以消去一個因子 0 4 3 2 1 9 4 6 四個相鄰最小項合并可以消去兩個因子 0 4 12 8 3 2 10 11 5 7 13 15 BD 0 2 8 10 八個相鄰最小項合并可以消去三個因子 0 4 12 8 3 2 10 11 5 7 13 15 B 0 2 8 10 1 5 13 9 4 6 12 14 2n個相鄰最小項合并可以消去n個因子 總結(jié) 2 邏輯函數(shù)的卡諾圖表示法 1 根據(jù)變量個數(shù)畫出相應的卡諾圖 2 將函數(shù)化為最小項之和的形式 3 在卡諾圖上與這些最小項對應的位置上填入1 其余位置填0或不填 例 1 1 1 1 0 0 0 0 二 邏輯函數(shù)的表示 1 真值表 優(yōu)點 直觀明了 便于將實際邏輯問題抽象成數(shù)學表達式 缺點 難以用公式和定理進行運算和變換 變量較多時 列函數(shù)真值表較繁瑣 2 邏輯表達式 優(yōu)點 書寫簡潔方便 易用公式和定理進行運算 變換 缺點 邏輯函數(shù)較復雜時 難以直接從變量取值看出函數(shù)的值 3 卡諾圖 1 1 1 1 0 0 0 0 優(yōu)點 便于求出邏輯函數(shù)的最簡與或表達式 缺點 只適于表示和化簡變量個數(shù)比較少的邏輯函數(shù) 也不便于進行運算和變換 4 邏輯圖 優(yōu)點 最接近實際電路 缺點 不能進行運算和變換 所表示的邏輯關系不直觀 5 波形圖 輸入變量和對應的輸出變量隨時間變化的波形 A B Y 優(yōu)點 形象直觀地表示了變量取值與函數(shù)值在時間上的對應關系 缺點 難以用公式和定理進行運算和變換 當變量個數(shù)增多時 畫圖較麻煩 三 邏輯函數(shù)的化簡 1 公式化簡法 并項法 例 例 吸收法 例 書p20 例 例 消去法 例 例 配項消項法 或 例 冗余項 2 卡諾圖化簡法 化簡步驟 1 畫函數(shù)的卡諾圖 2 合并最小項 畫包圍圈 3 寫出最簡與或表達式 例 1 1 1 1 1 1 1 1 解 畫包圍圈的原則 1 先圈孤立項 再圈僅有一種合并方式的最小項 2 圈越大越好 但圈的個數(shù)越少越好 3 最小項可重復被圈 但每個圈中至少有一個新的最小項 4 必需把組成函數(shù)的全部最小項圈完 并做認真比較 檢查才能寫出最簡與或式 不正確的畫圈 例 解 1 畫函數(shù)的卡諾圖 1 1 1 1 1 1 1 1 2 合并最小項 畫包圍圈 3 寫出最簡與或表達式 多余的圈 注意 先圈孤立項 利用圖形法化簡函數(shù) 利用圖形法化簡函數(shù) 例 解 1 畫函數(shù)的卡諾圖 1 1 1 1 1 1 1 1 1 1 2 合并最小項 畫包圍圈 3 寫出最簡與或表達式 例 用圖形法求反函數(shù)的最簡與或表達式 解 1 畫函數(shù)的卡諾圖 1 1 1 1 0 0 0 0 2 合并函數(shù)值為0的最小項 3 寫出Y的反函數(shù)的最簡與或表達式 3 具有約束的邏輯函數(shù)的化簡 一 約束的概念和約束條件 1 約束 輸入變量取值所受的限制 例如 邏輯變量A B C 分別表示電梯的升 降 停命令 A 1表示升 B 1表示降 C 1表示停 ABC的可能取值 2 約束項 不會出現(xiàn)的變量取值所對應的最小項 不可能取值 001 010 100 000 011 101 110 111 1 約束 約束項 約束條件 3 約束條件 2 在邏輯表達式中 用等于0的條件等式表示 000 011 101 110 111 由約束項相加所構(gòu)成的值為0的邏輯表達式 約束項 約束條件 或 2 約束條件的表示方法 1 在真值表和卡諾圖上用叉號 表示 例如 上例中ABC的不可能取值為 二 具有約束的邏輯函數(shù)的化簡 例 化簡邏輯函數(shù) 化簡步驟 1 畫函數(shù)的卡諾圖 順序為 先填1 0 1 1 1 0 0 0 0 0 0 2 合并最小項 畫圈時 既可以當1 又可以當0 3 寫出最簡與或表達式 解 例 化簡邏輯函數(shù) 約束條件 解 1 畫函數(shù)的卡諾圖 1 1 1 1 2 合并最小項 3 寫出最簡與或表達式 合并時 究竟把 作為1還是作為0應以得到的包圍圈最大且個數(shù)最少為原則 包圍圈內(nèi)都是約束項無意義 如圖所示 注意 6 4組合邏輯電路的分析和設計 組合電路的特點 F0 I0 I1 In 1 F1 I0 I1 In 1 F1 I0 I1 In 1 1 邏輯功能特點 電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài) 而與原來的狀態(tài)無關 2 電路結(jié)構(gòu)特點 1 輸出 輸入之間沒有反饋延遲電路 2 不包含記憶性元件 觸發(fā)器 僅由門電路構(gòu)成 一 組合電路的基分析 1 分析步驟 邏輯圖 邏輯表達式 化簡 真值表 說明功能 分析目的 1 確定輸入變量不同取值時功能是否滿足要求 3 得到輸出函數(shù)的標準與或表達式 以便用MSI LSI實現(xiàn) 4 得到其功能的邏輯描述 以便用于包括該電路的系統(tǒng)分析 2 分析舉例 例1 分析圖中所示電路的邏輯功能 表達式 真值表 功能 判斷輸入信號極性是否相同的電路 符合電路 解 例2 分析圖中所示電路的邏輯功能 輸入信號A B C D是一組二進制代碼 解 1 逐級寫輸出函數(shù)的邏輯表達式 W X W X 2 化簡 3 列真值表 ABCD ABCD Y Y 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 4 功能說明 當輸入四位代碼中1的個數(shù)為奇數(shù)時輸出為1 為偶數(shù)時輸出為0 檢奇電路 二 組合電路的基本設計方法 1 設計步驟 邏輯抽象 列真值表 寫表達式化簡或變換 畫邏輯圖 邏輯抽象 1 根據(jù)因果關系確定輸入 輸出變量 2 狀態(tài)賦值 用0和1表示信號的不同狀態(tài) 3 根據(jù)功能要求列出真值表 根據(jù)所用元器件 分立元件或集成芯片 的情況將函數(shù)式進行化簡或變換 化簡或變換 1 根據(jù)因果關系確定輸入 輸出變量 2 狀態(tài)賦值 用0和1表示信號的不同狀態(tài) 3 根據(jù)功能要求列出真值表 1 設定變量 2 設計舉例 例 設計一個表決電路 要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致 解 輸入A B C 輸出Y 2 狀態(tài)賦值 A B C 0表示輸入信號為低電平 Y 0表示輸入信號中多數(shù)為低電平 1 邏輯抽象 A B C 1表示輸入信號為高電平 Y 1表示輸入信號中多數(shù)為高電平 2 列真值表 000 001 010 011 100 101 110 111 0 0 0 1 0 1 1 1 3 寫輸出表達式并化簡 最簡與或式 最簡與非 與非式 4 畫邏輯圖 用與門和或門實現(xiàn) A B Y C 用與非門實現(xiàn) 例 設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路 正常情況下 紅 黃 綠燈只有一個亮 否則視為故障狀態(tài) 發(fā)出報警信號 提醒有關人員修理 解 1 邏輯抽象 輸入變量 1 亮 0 滅 輸出變量 R 紅 Y 黃 G 綠 Z 有無故障 1 有 0 無 列真值表 RYG Z 000 001 010 011 100 101 110 111 1 0 0 1 0 1 1 1 2 卡諾圖化簡 R YG 0 1 00 01 11 10 1 1 1 1 1 3 畫邏輯圖 6 5組合邏輯部件 一 加法器 是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路芯片 常用的有加法器 編碼器 譯碼器 多路選擇器 多路分配器和數(shù)字比較器等 1 半加器 HalfAdder 兩個1位二進制數(shù)相加不考慮低位進位 00 01 10 11 00 10 10 01 真值表 函數(shù)式 Ai Bi Si 和 Ci 進位 邏輯圖 曾用符號 國標符號 半加器 HalfAdder 函數(shù)式 2 全加器 FullAdder 兩個1位二進制數(shù)相加 考慮低位進位 Ai Bi Ci 1 低位進位 Si 和 Ci 向高位進位 1011 A 1110 B 低位進位 1 0 0 1 0 1 1 1 1 真值表 標準與或式 00 10 10 01 10 01 01 11 S 高位進位 0 卡諾圖 全加器 FullAdder A BC 0 1 00 01 11 10 1 1 1 1 A BC 0 1 00 01 11 10 1 1 1 1 圈 0 最簡與或式 圈 1 邏輯圖 a 用與門 或門和非門實現(xiàn) 曾用符號 國標符號 b 用與或非門和非門實現(xiàn) 3 集成全加器 TTL 74LS183 CMOS C661 雙全加器 4 加法器 Adder 實現(xiàn)多位二進制數(shù)相加的電路 4位串行進位加法器 特點 電路簡單 連接方便 速度低 4tpd tpd 1位全加器的平均傳輸延遲時間 二 編碼器 Encoder 編碼 用文字 符號或者數(shù)字表示特定對象的過程 用二進制代碼表示不同事物 二進制編碼器 二 十進制編碼器 分類 普通編碼器 優(yōu)先編碼器 2n n 10 4 或 一 二進制編碼器 用n位二進制代碼對N 2n個信號進行編碼的電路 3位二進制編碼器 8線 3線 編碼表 函數(shù)式 Y2 I4 I5 I6 I7 Y1 I2 I3 I6 I7 Y0 I1 I3 I5 I7 輸入 輸出 I0 I7是一組互相排斥的輸入變量 任何時刻只能有一個端輸入有效信號 輸入 輸出 000 001 010 011 100 101 110 111 Y2Y1Y0 I0I1I2I3I4I5I6I7 函數(shù)式 邏輯圖 用或門實現(xiàn) 用與非門實現(xiàn) 優(yōu)先編碼 允許幾個信號同時輸入 但只對優(yōu)先級別最高的進行編碼 優(yōu)先順序 I7 I0 編碼表 函數(shù)式 2 3位二進制優(yōu)先編碼器 輸入輸出為原變量 邏輯圖 輸入輸出為反變量 用4位二進制代碼對0 9十個信號進行編碼的電路 1 8421BCD編碼器 2 8421BCD優(yōu)先編碼器 3 集成10線 4線優(yōu)先編碼器 7414774LS147 二 二 十進制編碼器 三 譯碼器 Decoder 編碼的逆過程 將二進制代碼翻譯為原來的含義 1 二進制譯碼器 BinaryDecoder 輸入n位二進制代碼 如 2線 4線譯碼器 3線 8線譯碼器 4線 16線譯碼器 輸出m個信號m 2n 3位二進制譯碼器 3線 8線 真值表 函數(shù)式 00000001 00000010 00000100 00001000 00010000 00100000 01000000 10000000 3線 8線譯碼器邏輯圖 輸出低電平有效 工作原理 集成3線 8線譯碼器 74LS138 引腳排列圖 功能示意圖 輸入選通控制端 芯片禁止工作 芯片正常工作 功能特點 輸出端提供全部最小項 電路特點 與門 原變量輸出 與非門 反變量輸出 二進制譯碼器的主要特點 二 二 十進制譯碼器 Binary CodedDecimalDecoder 將BCD碼翻譯成對應的十個輸出信號 集成4線 10線譯碼器 744274LS42 半導體顯示 LED 液晶顯示 LCD 共陽極 每字段是一只發(fā)光二極管 2 顯示譯碼器 數(shù)碼顯示器 0000001 1001111 0010010 0000110 1001100 0100100 0100000 低電平驅(qū)動 0001111 0000000 0000100 共陰極 高電平驅(qū)動 1111110 01