EDA課程設計實驗電子秒表.doc

目錄1.【摘要】62.【實驗目的】63.【實驗原理】63.1秒表功能63.2秒表設計結構73.3秒表設計思路73.4系統(tǒng)組成框圖74.【實驗步驟與內容】84.1六進制計數(shù)器84.2 十進制計數(shù)器84.3蜂鳴器控制電路94.4 Pins/引腳綁定104.5頂層文件設計105.【實驗箱操作效果】116.【實驗心得和體會】137.【參考文獻】14附錄14課程設計實驗題目：電子秒表的設計1.【摘要】電子秒表是生活中大家都很熟悉的事物，在EDA設計中也是一個不錯的選題。設計首先需要考慮秒表的整體構成，主要由分頻器與計數(shù)器組成。通過計數(shù)器進位端相聯(lián)系。設計好頂層原理圖后，需要用VHDL語言對各個模塊進行行為描述，完成對各模塊的設計。這應該屬于自定向下，模塊化的設計方法。2.【實驗目的】完成具有多計數(shù)功能的秒表，并可將結果逐一顯示在7段數(shù)碼管上，具體要求如下： （1）輸入時鐘10khz，采用Altera EP1T3C144C8 FPGA；（2）異步、同步復位，計時精度1ms，最大計時240秒；（3）至少對6個目標計時，并可顯示于7段數(shù)碼管，秒表的顯示范圍是00:00:00-59:59:99；（4）可清零與復位；3.【實驗原理】3.1秒表功能秒表的顯示范圍是00:00:00-59:59:99，顯示精度為1ms，可控的啟動功能（通過計數(shù)器的cin端口來控制計數(shù)器的啟動，也即控制數(shù)字秒表的啟動）及數(shù)字秒表清零功能（通過控制計數(shù)器清零端來實現(xiàn)，當清零端為高電平時，計數(shù)器清零，也即數(shù)字秒表清零，否則秒表正常計數(shù)），清零時蜂鳴器報警。3.2秒表設計結構秒表的物理結構比較簡單，它主要由十進制計數(shù)器、六進制計數(shù)器、數(shù)據(jù)選擇器、顯示譯碼器蜂鳴器等組成。此外，秒表還需有一個啟動信號、清零信號及報時信號，以便實現(xiàn)對秒表的控制和有效應用（啟動和清零信號及報時信號由使用者給出，設計時主要任務是將此外界信號的功能準確的通過數(shù)字秒表體現(xiàn)出來，也即，當使用者給出啟動信號時數(shù)字秒表能夠正常啟動，上面已經(jīng)給出，啟動和清零的功能是通過將此信號送給計數(shù)器來實現(xiàn)的）。 3.3秒表設計思路 十進制計數(shù)器clk端接石英晶體振蕩器,選擇振蕩頻率為1000HZ。則振蕩一秒鐘之后，十進制計數(shù)器進位輸出端輸出100個高電平信號，每個高電平信號表示s,也即10ms。然后將10ms的信號接到下一個十進制計數(shù)器的clk端，則10個此信號之后，輸出一個高電平信號，也即每個高電平信號表示1010=100ms。依此類推，通過選擇不同的計數(shù)器，在進位輸出端可分別得到10ms、100ms、1s、10s等進位信號。與此同時，為了使計數(shù)器記錄的數(shù)字在七段顯示器上顯示出來，計數(shù)器除了有進位輸出端之外還應該有BCD碼輸出端，以便連接顯示譯碼器。由于數(shù)字秒表有6塊七段顯示器，那么理應要有6塊與之對應的顯示譯碼器。但是在工程中，為了節(jié)約成本一般只用一塊顯示譯碼器，此譯碼器由控制器控制輸入（輸入信號為各個譯碼器的BCD碼輸出端），間接控制輸出。也就是說數(shù)字秒表各個顯示器不是一直在顯示著，而是各個顯示器交替顯示，只是由于控制器掃描頻率足夠大，人眼分辨不出這種交替顯示，誤以為是一直顯示著。3.4系統(tǒng)組成框圖 系統(tǒng)組成框圖如圖3.1所示。數(shù)字秒表計時輸入石英晶體振蕩器計時電路顯示電路分頻電路計數(shù)器六進制計數(shù)器掃描電路七段譯碼器十進制計數(shù)器圖3.1 系統(tǒng)組成框圖4.【實驗步驟與內容】4.1六進制計數(shù)器將VHDL文本文件在Quartus上編譯仿真（為了仿真，需要將此VHDL文件設置為工程文件），仿真結果如下圖所示。然后新建block symbol file,接著選擇菜單filecreate/updatecreate symbol files for current file將VHDL文件轉換成symbol文件，以便在頂層文件設計中調用。轉換成功后要保存并命名（命名與VHDL文件命名規(guī)則相同，要與實體名保持一致）。六進制計數(shù)器symbol文件如下圖所示，clk為時鐘信號、clr為清零端（clr為高電平時計數(shù)器清零）、start為使能信號（start為1時計數(shù)器正常計數(shù)，否則計數(shù)器不工作）、daout3.0BCD碼輸出端口、cout為進位輸出端口。六進制計數(shù)器VHDL語言描述詳見附件。cnt6波形仿真示意圖如下4.2 十進制計數(shù)器將VHDL文本文件在Quartus上編譯仿真，仿真結果如圖2.4所示。然后按照上述步驟將VHDL文件轉換成symbol文件并保存。十進制計數(shù)器symbol文件如下圖所示，端口功能描述參照六進制計數(shù)器。十進制計數(shù)器VHDL語言描述詳見附件。cnt10波形仿真示意圖如下4.3蜂鳴器控制電路將此VHDL文本文件在Quartus上編譯仿真，仿真結果如圖2.6（表示若接通clk，則當I為高電平且clk為上升沿時q輸出高電平，也即蜂鳴器響一聲，隨后當下一個clk上升沿到來，由于此時I為零，q輸出低電平，也即蜂鳴器在計數(shù)達到一小時時報時一聲）和下圖（表示若接通clk端，則每一次I輸入高電平，也即每當計數(shù)器計到一小時那一刻q都對應一個高電平，即每當計數(shù)達到一小時，都會報時）所示。然后按照上述步驟將VHDL文件轉換成symbol文件并保存。蜂鳴器控制電路symbol文件如圖所示。蜂鳴器控制電路VHDL語言描述詳見附件。蜂鳴器仿真波形圖如下4.4 Pins/引腳綁定4.5頂層文件設計為了建立頂層文件調用子程序模塊，必須建立一個原理圖編輯窗口。選擇菜單filesnewblock diagram/schematic file,然后將其設置為新的工程，并將所有的子程序添加到此工程中，然后保存并命名為Timer。建立工程后，在新打開的原理圖編輯窗口雙擊鼠標，添加各個子模塊，然后將子模塊按照1.1中的設計思路連接起來，得到數(shù)字秒表原理圖文件，如下圖所示。5.【實驗箱操作效果】把Timer.sof文件下載到GW48/SOPC實驗箱選擇usb-blaster（0），點擊start，開始下載，等待Progress到達100%；選擇模式5鍵1為Start / Stop鍵2為 Res/復位clk與clk2時鐘頻率選擇clk選擇為16.0hz，clk2選擇1024hz最終實驗效果如下圖6.【實驗心得和體會】通過這次設計，首先把課堂上學習的硬件描述語言應用到了實際，鞏固了已經(jīng)學到的東西，并對它有了更深層次的理解。理論應用到實際總是能讓人學到很多。其次，實際操作讓我了解一個電子系統(tǒng)的實際開發(fā)過程，這就是學到了實際操作方面的東西。還有，這個設計過程讓我體會到了模塊化設計法的優(yōu)勢。最后，在設計中遇到的各種問題讓我產生很多思考，體會到依靠思考解決實際問題的樂趣。最后想說的是，這雖然是一個很簡單的系統(tǒng)，但是在設計過程中也稱得上困難重重，歷經(jīng)困惑。一個看上去挺簡單的東西，要實現(xiàn)它卻是另一回事，會有很多想不到的困難。那么看上去就很難的東西，實現(xiàn)起來就更難于上青天了。但是人們卻能把這樣的東西做出來，比如計算機系統(tǒng)。這就是人類智慧和現(xiàn)代科技的偉力。7.【參考文獻】1 王金明 數(shù)字系統(tǒng)設計與VerilogHDL 電子工業(yè)出版社 2011.12 馬建國 FPGA現(xiàn)代數(shù)字系統(tǒng)設計 清華大學出版社 2010.73 王城 AlteraFPGA/CPLD設計（基礎篇）人民郵電出版社 2005.114 李洪偉 基于QuartusII的FPGA/CPLD設計電子工業(yè)出版社 2006.85 杜慧敏 基于Verilog的FPGA設計基礎 西安電子科技大學出版2006.2附錄各個模塊的VHDL文件clkgen.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT (CLK :IN STD_LOGIC; NEWCLK : OUT STD_LOGIC);END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#119999#;BEGINPROCESS(CLK) ISBEGIN IF CLK EVENT AND CLK=1THEN IF CNTER=10#119999#THEN CNTER=0;ELSE CNTER=CNTER+1; END IF; END IF;end process;PROCESS(CNTER) ISBEGIN IF CNTER=10#119999# THEN NEWCLK=1; ELSE NEWCLK0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 9 THEN CQI := CQI + 1; COUT 0); COUT = 1; END IF; END IF; END IF; CQ 0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 5 THEN CQI := CQI + 1; COUT 0); COUT = 1; END IF; END IF; END IF; CQ = CQI; END PROCESS;END behav;Beep.vhdLibrary ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity aa is Port( clk:in std_logic; beep:out std_logic); end aa; Architecture m1 of aa is signal beep_r:std_logic; signal coun