硬件工程師面試題集(含答案-很全)

精品文檔 1歡迎下載 硬件工程師面試題集硬件工程師面試題集 DSPDSP 嵌入式系統(tǒng) 電子線路 通訊 微電子 半導體 嵌入式系統(tǒng) 電子線路 通訊 微電子 半導體 產(chǎn)生 EMC 問題主要通過兩個途徑 一個是空間電磁波干擾的形式 另一個是通過 傳導的形式 換句話說 產(chǎn)生 EMC 問題的三個要素是 電磁干擾源 耦合途徑 敏感設備 傳導 輻射 7n O1p R h z 騷擾源 途徑 敏感受體 MOS 的并聯(lián)使用原則 1 并聯(lián)的 MOS 必須為同等規(guī)格 最好是同一批次的 2 并聯(lián)的 MOS 的驅動電路的驅動電阻和放電電路必須是獨立分開的 不可共用驅動電阻和 放電電阻 3 PCB 走線盡量保證對稱 減小電流分布不均 光耦一般會有兩個用途 線性光耦和邏輯光耦 如果理解 工作在開關狀態(tài)的光耦副邊三極管飽和導通 管壓降 0 4V Vout 約等于 Vcc Vcc 0 4V 左右 Vout 大小只受 Vcc 大小影響 此時 Ic If CTR 此工作狀態(tài)用于傳遞邏輯開關信 號 工作在線性狀態(tài)的光耦 Ic If CTR 副邊三極管壓降的大小等于 Vcc Ic RL Vout Ic RL Vin 1 6V Ri CTR RL Vout 大小直接與 Vin 成比例 一般用于反饋環(huán)路里面 1 6V 是粗略估計 實際要按器件資料 后續(xù) 1 6V 同 2 光耦 CTR 概要 1 對于工作在線性狀態(tài)的光耦要根據(jù)實際情況分析 2 對于工作在開關狀態(tài)的光耦要保證光耦導通時 CTR 有一定余量 3 CTR 受多個因素影響 2 1 光耦能否可靠導通實際計算 舉例分析 例如圖 1 中的光耦電路 假設 Ri 1k Ro 1k 光耦 CTR 50 光耦導通時 假設二極管壓降為 1 6V 副邊三極管飽和導通壓降 Vce 0 4V 輸入信號 Vi 是 5V 的方波 輸出 Vcc 是 3 3V Vout 能得到 3 3V 的方波嗎 精品文檔 2歡迎下載 我們來算算 If Vi 1 6V Ri 3 4mA 副邊的電流限制 Ic CTR If 1 7mA 假設副邊要飽和導通 那么需要 Ic 3 3V 0 4V 1k 2 9mA 大于電流通道限制 所以導通時 Ic 會被光耦限制到 1 7mA Vout Ro 1 7mA 1 7V 所以副邊得到的是 1 7V 的方波 為什么得不到 3 3V 的方波 可以理解為圖 1 光耦電路的電流驅動能力小 只能驅動 1 7mA 的電流 所以光耦會增大副邊三極管的導通壓降來限制副邊的電流到 1 7mA 解決措施 增大 If 增大 CTR 減小 Ic 對應措施為 減小 Ri 阻值 更換大 CTR 光耦 增大 Ro 阻值 將上述參數(shù)稍加優(yōu)化 假設增大 Ri 到 200 歐姆 其他一切條件都不變 Vout 能得到 3 3V 的方波嗎 重新計算 If Vi 1 6V Ri 17mA 副邊電流限制 Ic CTR If 8 5mA 遠大于 副邊飽和導通需要的電流 2 9mA 所以實際 Ic 2 9mA 所以 更改 Ri 后 Vout 輸出 3 3V 的方波 開關狀態(tài)的光耦 實際計算時 一般將電路能正常工作需要的最大 Ic 與原邊能提供的最 小 If 之間 Ic If 的比值與光耦的 CTR 參數(shù)做比較 如果 Ic If CTR 說明光耦能可靠 導通 一般會預留一點余量 建議小于 CTR 的 90 工作在線性狀態(tài)令當別論 2 2 輸出特性曲線 輸出特性曲線 輸出特性曲線是描述三極管在輸入電流 iB保持不變的前提下 集電極電流 iC和管壓降 uCE之間的函數(shù)關系 即 5 4 三極管的輸出特性曲線如圖 5 7 所示 由圖 5 7 可見 當 IB改變時 iC和 uCE的關系是一組平行的曲線族 并有截止 放大 飽和三個工作區(qū) 精品文檔 3歡迎下載 1 截止區(qū) IB 0 持性曲線以下的區(qū)域稱為截止區(qū) 此時晶 體管的集電結處于反偏 發(fā)射結電壓 uBE 0 也是處于反偏的狀態(tài) 由于 iB 0 在反向飽和電流可忽略 的前提下 iC iB也等于 0 晶體管無電流的放大作用 處在截止狀態(tài)下的三極管 發(fā)射極和集電結都是 反偏 在電路中猶如一個斷開的開關 實際的情況是 處在截止狀態(tài)下的三極管集電極有很小的電流 ICE0 該電流稱為三極管的穿透電流 它是在基極開路時測得的集電極 發(fā)射極間的電流 不受 iB的控制 但受溫度的影響 2 飽和區(qū) 在圖 5 4 的三極管放大電路中 集電極接有電阻 RC 如果電源電壓 VCC 一定 當集電極電流 iC增大時 uCE VCC iCRC將下降 對于硅管 當 uCE 降低到小于 0 7V 時 集電結也進 入正向偏置的狀態(tài) 集電極吸引電子的能力將下降 此時 iB再增大 iC幾乎就不再增大了 三極管失去 了電流放大作用 處于這種狀態(tài)下工作的三極管稱為飽和 規(guī)定 UCE UBE時的狀態(tài)為臨界飽和態(tài) 圖 5 7 中的虛線為臨界飽和線 在臨界飽和態(tài)下工作的三極管集電極電流和基極電流的關系為 5 1 4 式中的 ICS IBS UCES分別為三極管處在臨界飽和態(tài) 下的集電極電流 基極電流和管子兩端的電壓 飽和管壓降 當管子兩端的電壓 UCE UCES時 三極管將 進入深度飽和的狀態(tài) 在深度飽和的狀態(tài)下 iC iB的關系不成立 三極管的發(fā)射結和集電結都處于正 向偏置會導電的狀態(tài)下 在電路中猶如一個閉合的開關 三極管截止和飽和的狀態(tài)與開關斷 通的特性 很相似 數(shù)字電路中的各種開關電路就是利用三極管的這種特性來制作的 3 放大區(qū) 三極管輸出特 性曲線飽和區(qū)和截止區(qū)之間的部分就是放大區(qū) 工作在放大區(qū)的三極管才具有電流的放大作用 此時三極 管的發(fā)射結處在正偏 集電結處在反偏 由放大區(qū)的特性曲線可見 特性曲線非常平坦 當 iB等量變化 時 iC幾乎也按一定比例等距離平行變化 由于 iC只受 iB控制 幾乎與 uCE的大小無關 說明處在放大狀 態(tài)下的三極管相當于一個輸出電流受 IB控制的受控電流源 上述討論的是 NPN 型三極管的特性曲線 PNP 型三極管特性曲線是一組與 NPN 型三極管特性曲線關于原點對稱的圖像 1 什么是建立時間 Tsu 和保持時間 Th 以上升沿鎖存為例 建立時間是指在時鐘翻轉之前輸入的數(shù)據(jù) D 必須保持穩(wěn)定的時間 保持時間是在時鐘翻轉之后輸入數(shù)據(jù) D 必須保持穩(wěn)定的時間 1 如下圖所示 一個數(shù)據(jù)要 在上升沿被鎖存 那么這個數(shù)據(jù)就要在時鐘上升沿的建立時間和保持時間內(nèi)保持穩(wěn)定 PCBPCB LayoutLayout 中的中的 3W3W 線距原則線距原則 串擾 Crosstalk 是指信號線之間由于互容 信號線之間的空氣介質(zhì)相當于容性負載 互感 高頻信 號的電磁場相互耦合 而產(chǎn)生的干擾 由于這種耦合的存在 當一些信號電平發(fā)生變化的時候 在附近的 信號線上就會感應出電壓 噪聲 在電路設計中 抑制串擾最簡單的方法就是在 PCB Layout 中遵循 3W 原則 精品文檔 4歡迎下載 3W 原則是指多個高速信號線長距離走線的時候 其間距應該遵循 3W 原則 如下圖 1 所示 3W 原則要求相 鄰信號線中心距離不能少于線寬的 3 倍 據(jù)一些資料記載的 滿足 3W 原則能使信號間的串擾減少 70 我們在對高速信號 例如 DDR3 PCIE SATA2 等布線的時候都會遵循這個原則 只要是接觸過 Layout 的人都會了解差分走線的一般要求 那就是 等長 等距 等長是為了保證兩個差 分信號時刻保持相反極性 減少共模分量 等距則主要是為了保證兩者差分阻抗一致 減少反射 盡量 靠近原則 有時候也是差分走線的要求之一 11 鎖存器 觸發(fā)器 寄存器三者的區(qū)別 觸發(fā)器 能夠存儲一位二值信號的基本單元電路統(tǒng)稱為 觸發(fā)器 鎖存器 一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù) 而在實際工作中往往希望一次傳送或存儲 多位數(shù)據(jù) 為此可把多個觸發(fā)器的時鐘輸入端 CP 連接起來 用一個公共的控制信號來控制 而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù) 這樣所構成的能一次傳送或存儲多位數(shù)據(jù)的 電路就稱為 鎖存器 寄存器 在實際的數(shù)字系統(tǒng)中 通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路 稱為寄存器 由于觸發(fā)器內(nèi)有記憶功能 因此利用觸發(fā)器可以方便地構成寄存器 由于一 個觸發(fā)器能夠存儲一位二進制碼 所以把 n 個觸發(fā)器的時鐘端口連接起來就能構成一個存 儲 n 位二進制碼的寄存器 區(qū)別 從寄存數(shù)據(jù)的角度來年 寄存器和鎖存器的功能是相同的 它們的區(qū)別在于寄存器 是同步時鐘控制 而鎖存器是電位信號控制 可見 寄存器和鎖存器具有不同的應用場合 取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時間關系 若數(shù)據(jù)信號有效一定滯后于控 制信號有效 則只能使用鎖存器 若數(shù)據(jù)信號提前于控制信號到達并且要求同步操作 則 可用寄存器來存放數(shù)據(jù) 1 鎖存器 Latch 和 觸發(fā)器 flipflop 鎖存器能根據(jù)輸入端把結果自行保持 觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元 由敏感信號 電平 邊沿 控制的鎖存器就是觸發(fā)器 2 寫電路時 產(chǎn)生鎖存器的原因 if 語句中 沒有寫 else 默認保持原值 產(chǎn)生鎖存器 可能不是想要的結果 case 語句中 沒有寫完整 default 項 也容易產(chǎn)生鎖存器 例子 always a or b begin if a q b end 產(chǎn)生了鎖存器 如下 精品文檔 5歡迎下載 沒有鎖存器的情況 always a or b begin if a q b else q 0 end 3 避免使用 D 鎖存器 盡量使用 D 觸發(fā)器 D 鎖存器 module test latch y a b output y input a input b reg y always a or b begin if a 1 b1 y b end endmodule D 觸發(fā)器 module test d y clk a b output y input clk input a input b reg y always posedge clk begin if a 1 b1 y b end endmodule 精品文檔 6歡迎下載 從圖 8 可知 例 10 對應的電路是 D 觸發(fā)器 信號 a 被綜合成 D 觸發(fā)器的使能端 只有在時 鐘上沿到來且 a 為高時 b 信號的值才能傳遞給 a 只要在時鐘上升沿期間信號 b 是穩(wěn)定 即使在其他時候 b 還有毛刺 經(jīng)過 D 觸發(fā)器后數(shù)據(jù)是穩(wěn)定的 毛刺被濾除 62 寫異步 D 觸發(fā)器的 verilog module 揚智電子筆試 module dff8 clk reset d q input clk input reset input 7 0 d output 7 0 q reg 7 0 q always posedge clk or posedge reset if reset q 0 else q d endmodule 63 用 D 觸發(fā)器實現(xiàn) 2 倍分頻的 Verilog 描述 漢王筆試 module divide2 clk clk o reset input clk reset output clk o wire in reg out always posedge clk or posedge reset if reset out 0 else out in assign in out assign clk o out endmodule 精品文檔 7歡迎下載 有源濾波器和無源濾波器的原理及區(qū)別 2010 01 09 11 28 無源濾波器 這種電路主要有無源元件 R L 和 C 組成 有源濾波器 集成運放和 R C 組成 具有不用電感 體積小 重量輕等優(yōu)點 集成運放的 開環(huán)電壓增益和輸入阻抗均很高 輸出電阻小 構成有源濾波電路后還具有一定的電壓放 大和緩沖作用 但集成運放帶寬有限 所以目前的有源濾波電路的工作頻率難以做得很高 指輸出頻率與輸入控制電壓有對應關系的振蕩電路 VCO 頻率是輸入信號電壓的函數(shù)的振 蕩器 VCO 振蕩器的工作狀態(tài)或振蕩回路的元件參數(shù)受輸入控制電壓的控制 就可構成一 個壓控振蕩器 鎖相環(huán)主要由壓控振蕩器 鑒相器 低通濾波器 以及參考頻率振蕩器組成 壓控振蕩器主要實現(xiàn)電壓與頻率的變換 鑒相器主要實現(xiàn)把壓控振蕩器的頻率與參考頻率 振蕩器的頻率進行比較 低通濾波器主要是濾除信號中的高頻分量 參考頻率振蕩器提供 參考頻率 1 下面是一些基本的數(shù)字電路知識問題 請簡要回答之 1 1 什么是什么是 SetupSetup 和和 HoldHold 時間 時間 答 Setup Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求 建立時間 Setup Time 是指觸發(fā)器的時鐘信號上升沿到來以前 數(shù)據(jù)能夠保持穩(wěn) 定不變的時間 輸入數(shù)據(jù)信號應提前時鐘上升沿 如上升沿有效 T 時間到達芯片 這個 T 就是建立時間通 常所說的 SetupTime 如不滿足 Setup Time 這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器 只 有在下一個時鐘上升沿到來時 數(shù)據(jù)才能被打入 觸發(fā)器 保持時間 Hold Time 是指觸發(fā) 器的時鐘信號上升沿到來以后 數(shù)據(jù)保持穩(wěn)定不變的時間 如果 Hold Time 不夠 數(shù)據(jù)同 樣不能被打入觸發(fā)器 2 2 什么是競爭與冒險現(xiàn)象 怎樣判斷 如何消除 什么是競爭與冒險現(xiàn)象 怎樣判斷 如何消除 答 在組合邏輯電路中 由于門電路的輸入信號經(jīng)過的通路不盡相同 所產(chǎn)生的延時也就 會不同 從而導致到達該門的時間不一致 我們把這種現(xiàn)象叫做競爭 由于競爭而在電路 輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險 如果布爾式中有相反的信號則可能產(chǎn)生競 爭和冒險現(xiàn)象 解決方法 一是添加布爾式的消去項 二是在芯片外部加電容 3 3 請畫出用請畫出用 D D 觸發(fā)器實現(xiàn)觸發(fā)器實現(xiàn) 2 2 倍分頻的邏輯電路倍分頻的邏輯電路 精品文檔 8歡迎下載 答 把 D 觸發(fā)器的輸出端加非門接到 D 端即可 如下圖所示 4 4 什么是什么是 線與線與 邏輯 要實現(xiàn)它 在硬件特性上有什么具體要求 邏輯 要實現(xiàn)它 在硬件特性上有什么具體要求 答 線與邏輯是兩個或多個輸出信號相連可以實現(xiàn)與的功能 在硬件上 要用 OC 門來實 現(xiàn) 漏極或者集電極開路 為了防止因灌電流過大而燒壞 OC 門 應在 OC 門輸出端接一上 拉電阻 線或則是下拉電阻 5 5 什么是同步邏輯和異步邏輯 同步電路與異步電路有何區(qū)別 什么是同步邏輯和異步邏輯 同步電路與異步電路有何區(qū)別 答 同步邏輯是時鐘之間有固定的因果關系 異步邏輯是各時鐘之間沒有固定的因果關系 電路設計可分類為同步電路設計和異步電路設計 同步電路利用時鐘脈沖使其子系統(tǒng)同步 運作 而異步電路不使用時鐘脈沖做同步 其子系統(tǒng)是使用特殊的 開始 和 完成 信 號使之同步 異步電路具有下列優(yōu)點 無時鐘歪斜問題 低電源消耗 平均效能而非最差 效能 模塊性 可組合和可復用性 7 7 你知道那些常用邏輯電平 你知道那些常用邏輯電平 TTLTTL 與與 COMSCOMS 電平可以直接互連嗎 電平可以直接互連嗎 答 常用的電平標準 低速的有 RS232 RS485 RS422 TTL CMOS LVTTL LVCMOS ECL ECL LVPECL 等 高速的有 LVDS GTL PGTL CML HSTL SSTL 等 一般說來 CMOS 電平比 TTL 電平有著更高的噪聲容限 如果不考慮速度 和性能 一般 TTL 與 CMOS 器件可以互換 但是需要注意有時候負載效應可能引起電路工作不正常 因 為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作 6 6 請畫出微機接口電路中 典型的輸入設備與微機接口邏輯示意圖請畫出微機接口電路中 典型的輸入設備與微機接口邏輯示意圖 數(shù)據(jù)接口 控制接口 數(shù)據(jù)接口 控制接口 鎖存器鎖存器 緩沖器緩沖器 典型輸入設備與微機接口的邏輯示意圖如下 2 2 你所知道的可編程邏輯器件有哪些 你所知道的可編程邏輯器件有哪些 答 ROM 只讀存儲器 PLA 可編程邏輯陣列 FPLA 現(xiàn)場可編程邏輯陣列 PAL 可編程 陣列邏輯 GAL 通用陣列邏輯 EPLD 可擦除的可編程邏輯器件 FPGA 現(xiàn)場可編程門陣 列 CPLD 復雜可編程邏輯器件 等 其中 ROM FPLA PAL GAL EPLD 是出現(xiàn)較早的 可編程邏輯器件 而 FPGA 和 CPLD 是當今最流行的兩類可編程邏輯器件 FPGA 是基于查 找表結構的 而 CPLD 是基于乘積項結構的 3 3 用 用 VHDLVHDL 或或 VERILOGVERILOG ABLEABLE 描述描述 8 8 位位 D D 觸發(fā)器邏輯觸發(fā)器邏輯 精品文檔 9歡迎下載 4 4 請簡述用 請簡述用 EDAEDA 軟件軟件 如如 PROTEL PROTEL 進行設計進行設計 包括原理圖和包括原理圖和 PCBPCB 圖圖 到調(diào)試出樣機的整個過到調(diào)試出樣機的整個過 程 在各環(huán)節(jié)應注意哪些問題 程 在各環(huán)節(jié)應注意哪些問題 答 完成一個電子電路設計方案的整個過程大致可分 1 原理圖設計 2 PCB 設計 3 投 板 4 元器件焊接 5 模塊化調(diào)試 6 整機調(diào)試 注意問題如下 1 原理圖設計階段 注意適當加入旁路電容與去耦電容 注意適當加入測試點和 0 歐電阻以方便調(diào)試時測試用 注意適當加入 0 歐電阻 電感和磁珠 專用于抑制信號線 電源線上的高頻噪聲和尖峰干 擾 以實現(xiàn)抗干擾和阻抗匹配 2 PCB 設計階段 自己設計的元器件封裝要特別注意以防止板打出來后元器件無法焊接 FM 部分走線要盡量短而粗 電源和地線也要盡可能粗 旁路電容 晶振要盡量靠近芯片對應管腳 注意美觀與使用方便 3 投板 說明自己需要的工藝以及對制板的要求 4 元器件焊接 防止出現(xiàn)芯片焊錯位置 管腳不對應 防止出現(xiàn)虛焊 漏焊 搭焊等 5 模塊化調(diào)試 先調(diào)試電源模塊 然后調(diào)試控制模塊 然后再調(diào)試其它模塊 上電時動作要迅速 發(fā)現(xiàn)不會出現(xiàn)短路時在徹底接通電源 調(diào)試一個模塊時適當隔離其它模塊 各模塊的技術指標一定要大于客戶的要求 6 整機調(diào)試 如提高靈敏度等問題 5 5 基爾霍夫定理 基爾霍夫定理 KCL 電路中的任意節(jié)點 任意時刻流入該節(jié)點的電流等于流出該節(jié)點的電流 KVL 同理 6 6 描述反饋電路的概念 列舉他們的應用 描述反饋電路的概念 列舉他們的應用 反饋是將放大器輸出信號 電壓或電流 的一部分或全部 回收到放大器輸入端與輸入信號 進行比較 相加或相減 并用比較所得的有效輸入信號去控制輸出 負反饋可以用來穩(wěn)定 輸出信號或者增益 也可以擴展通頻帶 特別適合于自動控制系統(tǒng) 正反饋可以形成振蕩 適合振蕩電路和波形發(fā)生電路 7 7 負反饋種類及其優(yōu)點 負反饋種類及其優(yōu)點 電壓并聯(lián)反饋 電流串聯(lián)反饋 電壓串聯(lián)反饋和電流并聯(lián)反饋 降低放大器的增益靈敏度 改變輸入電阻和輸出電阻 改善放大器的線性和非線性失真 有效地擴展 放大器的通頻帶 自動調(diào)節(jié)作用 8 8 放大電路的頻率補償?shù)哪康氖鞘裁?有哪些方法 放大電路的頻率補償?shù)哪康氖鞘裁?有哪些方法 頻率補償是為了改變頻率特性 減小時鐘和相位差 使輸入輸出頻率同步 相位補償通常是改善穩(wěn)定裕度 相位補償與頻率補償?shù)哪繕擞袝r是矛盾的 不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的 如果輸入信號不是單 一頻率 就會造成高頻放大的倍數(shù)大 低頻放大的倍數(shù)小 結果輸出的波形就產(chǎn)生了失真 放大電路中頻率補償?shù)哪康?一是改善放大電路的高頻特性 二是克服由于引入負反饋而 可能出現(xiàn)自激振蕩現(xiàn)象 使放大器能夠穩(wěn)定工作 精品文檔 10歡迎下載 在放大電路中 由于晶體管結電容的存在常常會使放大電路頻率響應的高頻段不理想 為 了解決這一問題 常用的方法就是在電路中引入負反饋 然后 負反饋的引入又引入了新 的問題 那就是負反饋電路會出現(xiàn)自激振蕩現(xiàn)象 所以為了使放大電路能夠正常穩(wěn)定工作 必須對放大電路進行頻率補償 頻率補償?shù)姆椒梢苑譃槌把a償和滯后補償 主要是通過接入一些阻容元件來改變放大 電路的開環(huán)增益在高頻段的相頻特性 目前使用最多的就是鎖相環(huán) 9 9 有源濾波器和無源濾波器的區(qū)別 有源濾波器和無源濾波器的區(qū)別 無源濾波器 這種電路主要有無源元件 R L 和 C 組成 有源濾波器 集成運放和 R C 組成 具有不用電感 體積小 重量輕等優(yōu)點 集成運放 的開環(huán)電壓增益和輸入阻抗均很高 輸出電阻小 構成有源濾波電路后還具有一定的電壓 放大和緩沖作用 但集成運放帶寬有限 所以目前的有源濾波電路的工作頻率難以做得很 高 1010 名詞解釋 名詞解釋 SRAMSRAM SSRAMSSRAM SDRAMSDRAM 壓控振蕩器 壓控振蕩器 VCO VCO SRAM 靜態(tài) RAM DRAM 動態(tài) RAM SSRAM Synchronous Static Random Access Memory 同步靜態(tài)隨機訪問存儲器 它的一種類型的 SRAM SSRAM 的所有訪問都在時鐘 的上升 下降沿啟動 地址 數(shù)據(jù)輸入和其它控制信號均與時鐘信號相關 這一點與異步 SRAM 不同 異步 SRAM 的訪問獨立于時 鐘 數(shù)據(jù)輸入和輸出都由地址的變 化控制 SDRAM Synchronous DRAM 同步動態(tài)隨機存儲器 1111 名詞解釋 名詞解釋 IRQIRQ BIOSBIOS USBUSB VHDLVHDL SDRSDR 1 IRQ 中斷請求 2 BIOS BIOS 是英文 Basic Input Output System 的縮略語 直譯過來后中 文名稱就 是 基本輸入輸出系統(tǒng) 其實 它是一組固化到計算機內(nèi)主板上一個 ROM 芯片上的程序 它保存著計算機最重要的基本輸入輸出的程序 系統(tǒng)設置 信息 開機后自檢程序和系統(tǒng)自 啟動程序 其主要功能是為計算機提供最底層的 最直接的硬件設置和控制 3 USB USB 是英文 Universal Serial BUS 通用串行總線 的縮寫 而其 中文簡稱 為 通串線 是一個外部總線標準 用于規(guī)范電腦與外部設備的連接和通訊 4 VHDL VHDL 的英文全寫是 VHSIC Very High Speed Integrated Circuit Hardware Description Language 翻譯成中文就是超高速集成電路硬件描述語言 主要 用于描述數(shù)字系統(tǒng)的結構 行為 功能和接口 5 SDR 軟件無線電 一種無線電廣播通信技術 它基于軟件定義的無線通信協(xié)議而非通 過硬連線實現(xiàn) 換言之 頻帶 空中接口協(xié)議和功能可通過軟件 下載和更新來升級 而不 用完全更換硬件 SDR 針對構建多模式 多頻和多功 能無線通信設備的問題提供有效而安 全的解決方案 1212 單片機上電后沒有運轉 首先要檢查什么 單片機上電后沒有運轉 首先要檢查什么 首先應該確認電源電壓是否正常 用電壓表測量接地引腳跟電源引腳之間的電壓 看是否 是電源電壓 例如常用的 5V 接下來就是檢查復位引腳電壓 是否正常 分別測量按下復 位按鈕和放開復位按鈕的電壓值 看是否正確 然后 再檢查晶振是否起振了 一般用示波 器來看晶振引腳的波形 注意應該使用示波器探頭的 X10 檔 另一個辦法是測量復位狀 態(tài)下的 IO 口電平 按住復位鍵不放 然后測量 IO 口 沒接外部上拉的 P0 口除外 的電 壓 看是否是高電平 如果不是高電平 則多半是因為晶振沒有起振 另外還要注意的地 方是 如果使用片內(nèi) ROM 的話 大部分情況下如此 現(xiàn)在 已經(jīng)很少有用外部擴 ROM 的了 一定要將 EA 引腳拉高 否則會出現(xiàn)程序亂跑的情況 如果系統(tǒng)不穩(wěn)定的話 有時是因為 電源濾波不好導致的 在單片機的電源引腳跟地引腳之間接上一個 0 1uF 的電容會有所改 善 如果電源沒有濾波電容的話 則需要再接一個更大濾波電容 例如 220uF 的 遇到 精品文檔 11歡迎下載 系統(tǒng)不穩(wěn)定時 就可以并上電容試試 越靠近芯片越好 1313 最基本的三極管曲線特性 最基本的三極管曲線特性 答 三極管的曲線特性即指三極管的伏安特性曲線 包括輸入特性曲線和輸 出特性曲線 輸入特性是指三極管輸入回路中 加在基極和發(fā)射極的電壓 VBE 與 由它所產(chǎn)生的基極電 流 I B 之間的關系 輸出特性通常是指在一定的基極電流 I B 控制下 三極管的集電極 與發(fā)射極之間的電壓 VCE 同集電極電流 IC 的關系 圖 1 典型輸入特性曲線 圖 2 典型輸出特性曲線 精品文檔 12歡迎下載 圖 3 直 交流負載線 功耗線 1414 什么是頻率響應 怎么才算是穩(wěn)定的頻率響應 簡述改變頻率響應曲線的幾個方法 什么是頻率響應 怎么才算是穩(wěn)定的頻率響應 簡述改變頻率響應曲線的幾個方法 答 這里僅對放大電路的頻率響應進行說明 在放大電路中 由于電抗元件 如電容 電 感線圈等 及晶體管極間電容的存在 當輸入信號的頻率過低或過高時 放大電路的放大倍 數(shù)的數(shù)值均會降低 而且還將產(chǎn)生相位超前或之后現(xiàn)象 也就是說 放大電路的放大倍數(shù) 或者稱為增 益 和輸入信號頻率是一種函數(shù)關系 我們就把這種函數(shù)關系成為放大電路的 頻 率響應或頻率特性 放大電路的頻率響應可以用幅頻特性曲線和相頻特性曲線來描述 如果一個 放大電路的幅頻特性曲線是一條平行于 x 軸的直線 或在關心的頻率范圍內(nèi)平行 于 x 軸 而相頻特性曲線是一條通過原點的直線 或在關心的頻率范圍是條通過 原點的 直線 那么該頻率響應就是穩(wěn)定的 改變頻率響應的方法主要有 1 改變放大電路的元器件參數(shù) 2 引入新的 元器件來改 善現(xiàn)有放大電路的頻率響應 3 在原有放大電路上串聯(lián)新的放大電 路構成多級放大電路 1515 給出一個差分運放 如何進行相位補償 并畫補償后的波特圖 給出一個差分運放 如何進行相位補償 并畫補償后的波特圖 答 隨著工作頻率的升高 放大器會產(chǎn)生附加相移 可能使負反饋變成正反饋而引起自激 進行相位補償可以消除高頻自激 相位補償?shù)脑硎?在具有高放大倍數(shù)的中間級 利用 一小電容 C 幾十 幾百微微法 構成電壓并聯(lián)負反饋 電路 可以使用電容校正 RC 校 正分別對相頻特性和幅頻特性進行修改 波特圖就是在畫放大電路的頻率特性曲線時使用對數(shù)坐標 波特圖由對數(shù)幅 頻特性和對數(shù) 相頻特性兩部分組成 它們的橫軸采用對數(shù)刻度 lg f 幅頻特性的縱軸采用 lg Au 表 示 單位為 dB 相頻特性的縱軸仍用 表示 精品文檔 13歡迎下載 1616 基本放大電路的種類及優(yōu)缺點 廣泛采用差分結構的原因 基本放大電路的種類及優(yōu)缺點 廣泛采用差分結構的原因 基本放大電路按其接法分為共基 共射 共集放大電路 共射放大電路既能放大電流又能放大電壓 輸入電阻在三種電路中居中 輸出電阻較大 頻帶較窄 共基放大電路只能放大電壓不能放大電流 輸入電阻小 電壓放大倍數(shù)和輸出電阻與共射 放大電路相當 頻率特性是三種接法中最好的電路 常用于寬頻帶 放大電路 共集放大電路只能放大電流不能放大電壓 是三種接法中輸入電阻最大 輸 出電阻最小的 電路 并具有電壓跟隨的特點 常用于電壓大電路的輸入級和輸 出級 在功率放大電路中 也常采用射極輸出的形式 廣泛采用差分結構的原因是差分結構可以抑制溫度漂移現(xiàn)象 1717 給出一差分電路 已知其輸出電壓 給出一差分電路 已知其輸出電壓 Y Y 和和 Y Y 求共模分量和差模分量 求共模分量和差模分量 設共模分量是 Yc 差模分量是 Yd 則可知其輸 Y Yc Yd Y Yc Yd 可得 Yc Y Y 2 Yd Y Y 2 1818 畫出一個晶體管級的運放電路 畫出一個晶體管級的運放電路 說明原理說明原理 下圖 a 給出了單極性集成運放 C14573 的電路原理圖 圖 b 為其放大電路部分 圖 a C14573 電路原理圖 圖 b C14573 的放大電路部分 圖 a 中 T1 T2 和 T7 管構成多路電流源 為放大電路提供靜態(tài)偏置電流 把偏置電路簡 化后 就可得到圖 b 所示的放大電路部分 第一級是以 P 溝道管 T3 和 T4 為放大管 以 N 溝道管 T5 和 T6 管構成的電 流源為有源負 載 采用共源形式的雙端輸入 單端輸出差分放大電路 由于第二 級電路從 T8 的柵極輸 入 其輸入電阻非常大 所以使第一級具有很強的電壓放大能力 第二級是共源放大電路 以 N 溝道管 T8 為放大管 漏極帶有源負載 因此也具有很強的電 精品文檔 14歡迎下載 壓放大能力 但其輸出電阻很大 因而帶負載能力較差 電容 C 起相位補償作用 1919 電阻 電阻 R R 和電容和電容 C C 串聯(lián) 輸入電壓為串聯(lián) 輸入電壓為 R R 和和 C C 之間的電壓 輸出電壓分別為之間的電壓 輸出電壓分別為 C C 上電壓和上電壓和 R R 上電壓 求這兩種電路輸出電壓的頻譜 判斷這兩種電路何為高通濾波器 何為低通濾波上電壓 求這兩種電路輸出電壓的頻譜 判斷這兩種電路何為高通濾波器 何為低通濾波 器 當器 當 RC TRC T 時 給出輸入電壓波形圖 繪制兩種電路時 給出輸入電壓波形圖 繪制兩種電路 的輸出波形圖 的輸出波形圖 答 當輸出電壓為 C 上電壓時 電路的頻率響應為 從電路的頻率響應不難看出輸出電壓加在 C 上的為低通濾波器 輸出電壓加在 R 上的為高 通濾波器 RC Vth 當輸出到達 VDD Vth 時管子已經(jīng)關斷了 所以當柵壓為 VDD 時 源級的最高輸出電壓只能為 VDD Vth 這叫閾值損失 N 管的輸出要比柵壓損失 一個閾值電壓 因此不宜用 N 管傳輸高電平 P 管的輸出也會比柵壓損失一個閾值 同理 柵壓為 0 時 P 管 源級的輸出電壓范圍為 VDD 到 Vth 因此不宜用 P 管傳遞低電平 2222 畫電流偏置的產(chǎn)生電路 并解釋 畫電流偏置的產(chǎn)生電路 并解釋 基本的偏置電流產(chǎn)生電路包括鏡像電流源 比例電流源和微電流源三種 下面以鏡像電流源電路為例進行說明 精品文檔 15歡迎下載 2323 畫出施密特電路 求回差電壓 畫出施密特電路 求回差電壓 答 下圖是用 CMOS 反相器構成的施密特電路 精品文檔 16歡迎下載 因此回差電壓為 11 22 2 TTHDD RR VVV RR 2424 LCLC 正弦波振蕩器有哪幾種三點式振蕩電路 分別畫出其原理圖 正弦波振蕩器有哪幾種三點式振蕩電路 分別畫出其原理圖 答 主要有兩種基本類型 電容三點式電路和電感三點式電路 下圖中 a 和 b 分別給出 了其原理電路及其等效電路 a 電容三點式振蕩電路 b 電感三點式振蕩電路 2525 DACDAC 和和 ADCADC 的實現(xiàn)各有哪些方法 的實現(xiàn)各有哪些方法 實現(xiàn) DAC 轉換的方法有 權電阻網(wǎng)絡 D A 轉換 倒梯形網(wǎng)絡 D A 轉換 權電流網(wǎng)絡 精品文檔 17歡迎下載 D A 轉換 權電容網(wǎng)絡 D A 轉換以及開關樹形 D A 轉換等 實現(xiàn) ADC 轉換的方法有 并聯(lián)比較型 A D 轉換 反饋比較型 A D 轉換 雙 積分型 A D 轉換和 V F 變換型 A D 轉換 2626 A DA D 電路組成 工作原理電路組成 工作原理 A D 電路由取樣 量化和編碼三部分組成 由于模擬信號在時間上是連續(xù)信 號而數(shù)字信號 在時間上是離散信號 因此 A D 轉換的第一步就是要按照奈奎斯 特采樣定律對模擬信號 進行采樣 又由于數(shù)字信號在數(shù)值上也是不連續(xù)的 也就 是說數(shù)字信號的取值只有有限個 數(shù)值 因此需要對采樣后的數(shù)據(jù)盡量量化 使其 量化到有效電平上 編碼就是對量化后的 數(shù)值進行多進制到二進制二進制的轉換 2727 為什么一個標準的倒相器中 為什么一個標準的倒相器中 P P 管的寬長比要比管的寬長比要比 N N 管的寬長比大 管的寬長比大 和載流子有關 P 管是空穴導電 N 管電子導電 電子的遷移率大于空穴 同樣的電場下 N 管的電流大于 P 管 因此要增大 P 管的寬長比 使之對稱 這樣才能使得兩者上升時 間下降時間相等 高低電平的噪聲容限一樣 充電和放電是時間相等 2828 鎖相環(huán)有哪幾部分組成 鎖相環(huán)有哪幾部分組成 鎖相環(huán)路是一種反饋控制電路 簡稱鎖相環(huán) PLL 鎖相環(huán)的特點是 利用外部輸入的參考 信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位 因鎖相環(huán)可以實現(xiàn) 輸出信號頻率對輸入信號頻 率的自動跟蹤 所以鎖相環(huán)通常用于閉環(huán)跟蹤電路 鎖相環(huán)在工作的過程中 當輸出信號 的頻率與輸入信號的頻率相等時 輸出電壓與輸入電壓保持固定的相位差值 即輸出電壓 與輸入電壓的相位被鎖住 這就是鎖相環(huán)名稱的由來鎖相環(huán)通常由鑒相器 PD 環(huán)路濾波 器 LF 和壓控振蕩器 VCO 三部 分組成 鎖相環(huán)中的鑒相器又稱為相位比較器 它的 作用是檢測輸入信號和輸出 信號的相位差 并將檢測出的相位差信號轉換成電壓信號輸出 該信號經(jīng)低通濾 波器濾波后形成壓控振蕩器的控制電壓 對振蕩器輸出信號的頻率實施控 制 2929 用邏輯門和 用邏輯門和 COMSCOMS 電路實現(xiàn)電路實現(xiàn) AB CDAB CD 這里使用與非門實現(xiàn) a 用邏輯門實現(xiàn) 精品文檔 18歡迎下載 b 用 CMOS 電路組成的與非門 圖 a 給出了用與非門實現(xiàn) AB CD 圖 b 給出了用 CMOS 電路組成的與非門 將圖 b 代入 圖 a 即可得到用 CMOS 電路實現(xiàn) AB CD 的電路 3030 用一個二選一 用一個二選一 muxmux 和一個和一個 invinv 實現(xiàn)異或實現(xiàn)異或 假設輸入信號為 A B 輸出信號為 Y A B AB 則用一個二選一 mux 和一個 inv 實現(xiàn) 異或的電路如下圖所示 3131 給了 給了 regreg 的的 SetupSetup 和和 HoldHold 時間 求中間組合邏輯的時間 求中間組合邏輯的 DelayDelay 范圍范圍 假設時鐘周期為 Tclk reg 的 Setup 和 Hold 時間分別記為 Setup 和 Hold 則有 3232 如何解決亞穩(wěn)態(tài) 如何解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài) 當 一個觸發(fā)器進入亞 穩(wěn)態(tài)時 既無法預測該單元的輸出電平 也無法預測何時輸出才能穩(wěn)定在某個正確的電平 上 在亞穩(wěn)態(tài)期間 觸發(fā)器輸出一些中間級電平 或 者可能處于振蕩狀態(tài) 并且這種無用 的輸出電平可以沿信號通道上的各個觸發(fā)器 級聯(lián)式傳播下去 解決方法主要有 1 降低 系統(tǒng)時鐘 2 用反應更快的 FF 3 引入同步機制 防止亞穩(wěn)態(tài)傳播 4 改善時鐘質(zhì)量 用邊沿變化快速的時鐘信號 5 使用工藝好 時鐘周期裕量大的器件 3333 集成電路前端設計流程 寫出相關的工具 集成電路前端設計流程 寫出相關的工具 集成電路的前端設計主要是指設計 IC 過程的邏輯設計 功能仿真 而后端設計則是指設 計 IC 過程中的版圖設計 制板流片 前端設計主要負責邏輯實現(xiàn) 通常是使用 verilog VHDL 之類語言 進行行為級的描述 而后端設計 主要負責將前端的 設計變成 真正的 schematic layout 流片 量產(chǎn) 集成電路前端設計流程可以分為以下幾個步驟 1 設計說明書 2 行為級 描述及仿真 精品文檔 19歡迎下載 3 RTL 級描述及仿真 4 前端功能仿真 硬件語言輸入工具有 SUMMIT VISUALHDL MENTOR 和 RENIOR 等 圖形輸入工具有 Composer cadence Viewlogic viewdraw 等 數(shù)字電路仿真工具有 Verolog CADENCE Verolig XL SYNOPSYS VCS MENTOR Modle sim VHDL CADENCE NC vhdl SYNOPSYS VSS MENTOR Modle sim 模擬電路仿真工具 HSpice Pspice 3434 是否接觸過自動布局布線 是否接觸過自動布局布線 請說出一兩種工具軟件 自動布局布線需要哪些基本元素請說出一兩種工具軟件 自動布局布線需要哪些基本元素 Protel99se ORcad Allegro Pads2007 powerpcb 焊盤 阻焊層 絲印層 互聯(lián)線 注意 模擬和數(shù)字分區(qū)域放置 敏感元件應盡量避免噪聲干擾 信號完整性 電源去耦 3535 描述你對集成電路工藝的認識 描述你對集成電路工藝的認識 集成電路是采用半導體制作工藝 在一塊較小的單晶硅片上制作上許多晶體管及電阻器 電容器等元器件 并按照多層布線或遂道布線的方法將元器件組合成完整的電子電路 一 按功能結構分類 模擬集成電路和數(shù)字集成電路 二 按制作工藝分類 厚膜集成電路和薄膜集成電路 三 按集成度高低分類 小規(guī)模集成電路 中規(guī)模集成電路 大規(guī)模集成電路和超大規(guī)模集成電路 四 按導電類型不同分類 雙極型集成電路和單極型集成電路 雙極型集成電路的制作工藝復雜 功耗較大 代表集成電路有 TTL ECL HTL LST TL STTL 等類型 單極型集成電路的制作工藝簡單 功耗也較低 易于制成大規(guī)模集成電路 代表集成電路 有 CMOS NMOS PMOS 等類型 3636 列舉幾種集成電路典型工藝 工藝上常提到 列舉幾種集成電路典型工藝 工藝上常提到 0 25 0 180 25 0 18 指的是什么指的是什么 制造工藝 我們經(jīng)常說的 0 18 微米 0 13 微米制程 就是指制造工藝了 制造工藝直接 關系到 cpu 的電氣性能 而 0 18 微米 0 13 微米這個尺度就是指的是 cpu 核心中線路的 寬度 MOS 管是指柵長 3737 請描述一下國內(nèi)的工藝現(xiàn)狀 請描述一下國內(nèi)的工藝現(xiàn)狀 3838 半導體工藝中 摻雜有哪幾種方式 半導體工藝中 摻雜有哪幾種方式 3939 描述 描述 CMOSCMOS 電路中閂鎖效應產(chǎn)生的過程及最后的結果電路中閂鎖效應產(chǎn)生的過程及最后的結果 Latch up 閂鎖效應 又稱寄生 PNPN 效應或可控硅整流器 SCR Silicon Controlled Rectifier 效應 在整體硅的 CMOS 管下 不同極性攙雜的區(qū)域間都會構成 P N 結 而兩 個靠近的反方向的 P N 結就構成了一個雙極型的晶體三極管 因此 CMOS 管的下面會構成多 個三極管 這些三極管自身就可能構成一個電路 這就是 MOS 管的寄生三極管效應 如果 電路偶爾中出現(xiàn)了能夠使三極管開通的條件 這個寄生的電路就會極大的影響正常電路的 運作 會使原本的 MOS 電路承受比正常工作大得多的電流 可能使電路迅速的燒毀 Latch up 狀態(tài)下器件在電源與地之間形成短路 造成大電流 EOS 電過載 和器件損壞 4040 解釋 解釋 latch uplatch up 現(xiàn)象和現(xiàn)象和 AntennaAntenna effecteffect 和其預防措施和其預防措施 4141 什么叫窄溝效應 什么叫窄溝效應 當 JFET 或 MESFET 溝道較短 qTck q 還有 還有 clockclock 的的 delaydelay 寫出決定最大時鐘的因素 同時給出表達式寫出決定最大時鐘的因素 同時給出表達式 T Tclkdealy Tsetup Tco Tdelay Thold Tclkdelay Tco Tdelay 6060 說說靜態(tài) 動態(tài)時序模擬的優(yōu)缺點 說說靜態(tài) 動態(tài)時序模擬的優(yōu)缺點 靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑 計算信號在這 精品文檔 26歡迎下載 些路徑上的傳播延時 檢查信號的建立和保持時間是否滿足時 序要求 通過對最大路徑延 時和最小路徑延時的分析 找出違背時序約束的錯誤 它不需要輸入向量就能窮盡所有的 路徑 且運行速度很快 占用內(nèi)存較少 不僅 可以對芯片設計進行全面的時序功能檢查 而且還可利用時序分析的結果來優(yōu)化 設計 因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字 集成電路設計的驗證中 動態(tài)時序模擬就是通常的仿真 因為不可能產(chǎn)生完備的測試向量 覆蓋門級網(wǎng)表 中的每一條路徑 因此在動態(tài)時序分析中 無法暴露一些路徑上可能存在的 時序 問題 6161 畫出 畫出 CMOSCMOS 電路的晶體管級電路圖 實現(xiàn)電路的晶體管級電路圖 實現(xiàn) Y A B C D E Y A B C D E 此類題目都可以采用一種做法 首先將表達式全部用與非門和非門表示 然后將用 CMOS 電路實現(xiàn)的非門和與非門代入即可 非門既可以單獨實現(xiàn) 也可 以用與非門實現(xiàn) 將兩輸 入端接在一起即可 下圖 a 和 b 分別為用 CMOS 實現(xiàn)的非門和與非門 6262 利用 利用 4 4 選選 1 1 數(shù)據(jù)選擇器實現(xiàn)數(shù)據(jù)選擇器實現(xiàn) F x y z xz yz F x y z xz yz 精品文檔 27歡迎下載 6363 A A B B C C D D E E 進行投票 多數(shù)服從少數(shù) 輸出是進行投票 多數(shù)服從少數(shù) 輸出是 F F 也就是如果也就是如果 A A B B C C D D E E 中中 1 1 的個數(shù)比的個數(shù)比 0 0 多 那么多 那么 F F 輸出為輸出為 1 1 否則 否則 F F 為為 0 0 用與非門實現(xiàn) 輸入 用與非門實現(xiàn) 輸入 數(shù)目沒有限制數(shù)目沒有限制 記 A 贊成時 A 1 反對時 A 0 B 贊成時 A 1 反對時 B 0 C D E 亦 是如此 由于 共 5 人投票且少數(shù)服從多數(shù) 因此只要有三人投贊成票即可 其他人的投票結果并不需要 考慮 基于以上分析 下圖給出用與非門實現(xiàn)的電路 6464 用邏輯門畫出 用邏輯門畫出 D D 觸發(fā)器觸發(fā)器 精品文檔 28歡迎下載 6565 簡述 簡述 latchlatch 和和 filp flopfilp flop 的異同的異同 本題即問鎖存器與觸發(fā)器的異同 觸發(fā)器 能夠存儲一位二值信號的基本單元電路統(tǒng)稱為 觸發(fā)器 鎖存器 一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù) 而在實際工作中往往希望一次傳送或存儲 多位數(shù)據(jù) 為此可把多個觸發(fā)器的時鐘輸入端 CP 連接起來 用一個公共的控制信號來控 制 而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù) 這樣所構成的能一次傳送或存儲多位數(shù) 據(jù)的電路就稱為 鎖存器 6666 LATCHLATCH 和和 DFFDFF 的概念和區(qū)別的概念和區(qū)別 本題即問 D 鎖存器與 D 觸發(fā)器的概念與區(qū)別 D 觸發(fā)器是指由時鐘邊沿觸 發(fā)的存儲器單元 鎖存器指一個由信號而不是時鐘控制的電平 敏感的設備 鎖存器通過鎖存信號控制 不鎖存數(shù)據(jù)時 輸出端的信號隨輸入信號變化 就像信號 通過 緩沖器一樣 一旦鎖存信號起鎖存作用 則數(shù)據(jù)被鎖住 輸入信號不起作用 6767 latchlatch 與與 registerregister 的區(qū)別 為什么現(xiàn)在多用的區(qū)別 為什么現(xiàn)在多用 registerregister 行為級描述中 行為級描述中 latchlatch 如何如何 產(chǎn)生的產(chǎn)生的 latch 是電平觸發(fā) register 是邊沿觸發(fā) register 在同一時鐘邊沿觸發(fā)下 動作 符合 同步電路的設計思想 而 latch 則屬于異步電路設計 往往會導致時 序分析困難 不適 當?shù)膽?latch 則會大量浪費芯片資源 6868 HowHow manymany flip flopflip flop circuitscircuits areare neededneeded toto dividedivide byby 1616 Intel Intel 精品文檔 29歡迎下載 6969 用 用 filp flopfilp flop 和和 logic gatelogic gate 設計一個設計一個 1 1 位加法器 輸入位加法器 輸入 carryincar