實(shí)驗(yàn)四 基本時(shí)序邏輯電路的VHDL模型.doc

實(shí)驗(yàn)四 基本時(shí)序邏輯電路的VHDL模型一 、 實(shí)驗(yàn)?zāi)康?掌握簡單的VHDL程序設(shè)計(jì)。2 掌握VHDL語言對基本時(shí)序邏輯電路的建模。二、實(shí)驗(yàn)內(nèi)容 分別設(shè)計(jì)并實(shí)現(xiàn)鎖存器、觸發(fā)器的VHDL模型。（一） 寄存(鎖存)器1 實(shí)驗(yàn)原理寄存器用于寄存一組二值代碼，廣泛用于各類數(shù)字系統(tǒng)。因?yàn)橐粋€(gè)觸發(fā)器能儲存1位二值代碼，所以用N個(gè)觸發(fā)器組成的寄存器能儲存一組N位的二值代碼。2 實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)同步鎖存器（同步鎖存器指復(fù)位和加載功能全部與時(shí)鐘同步，復(fù)位端的優(yōu)先級最高。在數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，采用完全同步的鎖存器，可以避免時(shí)序錯誤。）附：一個(gè)8位寄存器的VHDL描述。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG IS PORT(D：IN STD_LOGIC_VECTOR(0 TO 7); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(0 TO 7);END REG;ARCHITECTURE ART OF REG IS BEGIN PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN Q=D; END IF; END PROCESS;END ART;（二）觸發(fā)器實(shí)驗(yàn)內(nèi)容：1、D觸發(fā)器1）、帶異步置位的D觸發(fā)器（當(dāng)時(shí)鐘信號或置位信號有跳變時(shí)激活進(jìn)程。如果置位信號有效（高電平），D觸發(fā)器被置位，輸出信號高電平，如果置位信號無效，此時(shí)時(shí)鐘信號出現(xiàn)上升沿，D觸發(fā)器輸出信號變?yōu)檩斎胄盘枺?）、帶異步復(fù)位和置位的D觸發(fā)器（當(dāng)時(shí)鐘信號、復(fù)位信號或置位信號有跳變時(shí)激活進(jìn)程。如果復(fù)位信號有效（高電平），D觸發(fā)器被復(fù)位，輸出信號低電平；如果復(fù)位信號無效置，而置位信號有效（高電平），D觸發(fā)器被置位，輸出信號高電平，如果復(fù)位信號和置位信號都無效，此時(shí)時(shí)鐘信號出現(xiàn)上升沿，D觸發(fā)器輸出信號變?yōu)檩斎胄盘枺?。附：最簡單的D觸發(fā)器，沒有復(fù)位和職位信號。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DCFQ IS PORT(D,CLK:IN STD_LOGIC; Q:OUT STD_LOGIC);END DCFQ;ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1)THEN - 時(shí)鐘上升沿觸發(fā) Q=D; END IF; END PROCESS;END ART;上述觸發(fā)器為最簡單的D觸發(fā)器，沒有復(fù)位和職位信號。根據(jù)上例寫一個(gè)2、JK觸發(fā)器從真值表可以看出，PRN=0 時(shí)，觸發(fā)器置數(shù)，Q=1；CLRN=0 時(shí)，觸發(fā)器清零，Q=0；當(dāng)PRN=CLRN=J=K=1時(shí)，在CLK 上升沿的時(shí)候，觸發(fā)器翻轉(zhuǎn)。3)RS觸發(fā)器四、實(shí)驗(yàn)報(bào)告1、簡要說明實(shí)驗(yàn)步驟。2、寫出實(shí)驗(yàn)用的VHDL源程序。3、記錄仿