數(shù)字集成電路6PPT課件

.,第六章高速CMOS邏輯設計,6.1緒論6.2轉變時間分析6.3負載電容的詳細計算6.4斜波輸入情況下改善延遲計算6.5針對最佳路徑延遲確定門的尺寸6.6用邏輯強度優(yōu)化路徑,.,6.1緒論,傳播延遲的各種定義,.,上升和下降時間的定義,.,6.2轉變時間分析,.,6.2轉變時間分析,.,未考慮速度飽和效應時的CMOS門尺寸,.,速度飽和的堆疊器件,.,考慮速度飽和時的與非門和或非門的晶體管尺寸,.,6.3負載電容的詳細計算,Cload=Cfanout+Cself+Cwire,.,門扇出電容,Cfanout=CG,CG=CGp+2COL+CGn+2COL,CG=CoxLWp+2ColWp+CoxLWn+2ColWn=(CoxL+2Col)(Wn+Wp),CGp,CGn,.,門扇出電容,對于0.13m工藝，CoxL=1.610-6F/cm20.1m=1.6fF/mCol=0.25fF/m定義Cg為：Cg=CoxL+2Col=1.6fF/m+20.25fF/m=2fF/m即薄氧化層和交疊電容引起的全部電容總和大約為2fF/m,.,門扇出電容,對于一個反相器：對于N個不同的反相器：對于與非門、或非門，及其它復雜門：,.,自身電容計算,.,使用米勒效應處理交疊電容,.,自身電容,Cself=CDBn+CDBp+2COL+2COL=CjnWn+CjpWp+2Col(Wn+Wp)=Ceff(Wn+Wp)對于0.13m工藝，平均結電容大約為0.5fF/m，交疊電容大約為0.25fF/m，因此單位寬度有效電容Ceff為：Ceff=Cj+2Col0.5fF/m+20.25fF/m1fF/m,.,或非門的自身電容,.,三輸入與非門的電容計算,例：對于圖中的三輸入與非門，確定在階躍輸入時最壞情況下的輸入和輸出處的電容構成。用參數(shù)項W，Cg和Ceff表示結果。仔細考慮共用的源/漏區(qū)。,.,傳播延遲依賴于A、B和C的到達時間,.,連線電容,負載電容的第三部分是連線電容或稱互連電容：Cwire=CintLW=0.2fF/m(連線長度),.,反相器的電容計算,例：一個CMOS反相器上拉器件的尺寸為8:2，下拉器件的尺寸為4:2。它驅動4個同樣的反相器。使用0.18m工藝參數(shù)計算負載電容，假設連線電容可以忽略。,.,6.4斜波輸入情況下改善延遲計算,.,作為Vout和Vin函數(shù)的反相器輸出電流,.,簡化的反相器輸出電流與Vout和Vin的函數(shù)關系,.,階躍輸入和斜波輸入的延遲計算,.,階躍輸入和斜波輸入的延遲計算,.,階躍輸入和斜波輸入的延遲計算,如果，那么：,.,斜波輸入的反相器鏈延遲,.,斜波輸入的反相器的延遲,例：(a)一個CMOS反相器的上拉器件尺寸為8:2，下拉器件的尺寸是4:2。它驅動4個同樣的反相器。使用0.18m工藝參數(shù)計算這個反相器的延遲。假設是斜波輸入并忽略連線電容。(b)假設為斜波輸入，計算4個反相器構成的反相器鏈的延遲?？紤]不同的上升和下降延遲的影響。,.,斜波輸入的反相器的延遲,例：調整反相器尺寸可以使上升/下降延遲相等或者使傳播延遲達到最小?？紤]下圖所示的4個反相器構成的鏈。假設所有的NMOS管尺寸為4，采用0.18m工藝參數(shù)，假設是斜波輸入并忽略連線電容。按照如下的要求確定PMOS器件的尺寸：（a）使上升/下降延遲相等。（b）使通過反相器鏈的延遲最小。在這兩種情況下通過這樣4個反相器的延遲是多少？,.,6.5針對最佳路徑延遲確定門的尺寸,確定反相器的尺寸，使之驅動一個大的電容負載,.,最優(yōu)化路徑延遲的問題,路徑延遲=RiCi,.,反相器鏈延遲最優(yōu)化,一個反相器的輸入電容：Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)NMOS器件的有效輸出電阻：反映反相器固有特性的時間常數(shù)：,.,驅動一個負載的反相器的延遲,.,一個反相器的延遲,例：計算在0.13m工藝下，一個反相器的inv和inv。,.,反相器鏈尺寸的最優(yōu)化,.,反相器鏈尺寸的最優(yōu)化,依賴于反相器j尺寸的相鄰的兩個延遲項:為獲得這兩級的最佳延遲，取Dj對Wj的偏導數(shù)：,.,非門的串聯(lián)鏈,.,不同值的延遲與扇出因子f的關系圖,.,延遲最優(yōu)化時的反相器尺寸,.,確定反相器鏈的最佳尺寸,例：計算一個三級反相器鏈的最佳反相器扇出比率f，設Cload=200fF，Cin=1fF。采用最佳階數(shù)值重新計算f的值。然后，計算這兩種情況下通過該反相器的延遲，假設inv=7.5ps，=0.5。,.,與非門的串聯(lián)鏈,.,邏輯路徑中串聯(lián)的混合門,延遲最優(yōu)化：,.,計算關鍵路徑上最優(yōu)化的門尺寸,例：找出下面電路中指定路徑上的器件尺寸，以使延遲最優(yōu)化。器件比例由下圖中晶體管的比例決定。,.,6.6用邏輯強度優(yōu)化路徑,邏輯強度（LE）：邏輯門本征時間常量與反相器本征時間常量的比值反相器的邏輯強度：與非門的邏輯強度：或非門的邏輯強度：,.,6.6用邏輯強度優(yōu)化路徑,重寫邏輯路徑中串聯(lián)的混合門的總延遲：,.,6.6用邏輯強度優(yōu)化路徑,.,6.6用邏輯強度優(yōu)化路徑,另一種計算LE的方法：設置反相器的延遲和邏輯門的延遲相等，然后取輸入電容比設置相同的輸入電容值，然后取延遲比,.,延遲相等時各個門的邏輯強度的計算,.,輸入電容相等時各個門的邏輯強度的計算,.,一些簡單門的邏輯強度值,邏輯強度LE是以輸出驅動和輸入負載特性的形式來評估門的,.,寄生參數(shù)項P,.,一些簡單門的寄生參數(shù)項,.,用邏輯強度進行路徑優(yōu)化,例：用邏輯強度技術計算下面電路中指定路徑上的最佳延遲，確定器件尺寸。inv=7.5ps。,.,邏輯強度的實際解釋,.,偏斜反相器的LE,例：求下圖中反相器的LE。,.,用邏輯強度優(yōu)化路徑,例：對于給定的邏輯電路，確定最佳的級強度。使用原理圖中的歸一化輸入和輸出電容，計算歸一化的延遲和門的尺寸。,.,設計一個8輸入的與門,例：設計一個8輸入的與門，要驅動200fF的負載而輸入電容限制在20fF。以下兩種結構中哪種速度快？,.,分支強度,包括分支的總路徑強度：LE是邏輯強度，BE是分支強度，F(xiàn)O是扇出比,.,分支強度,例：選擇門的尺寸，使通過圖中所示路徑的延遲最小。Cin=1fF。,.,旁路負載,例：計算下面邏輯門電路w，x和y的尺寸，以使延遲最小。假設A=8，B=64。其中，A應該視為旁路負載。,.,6.4作業(yè),.,6.6,.,.,6.9,.,6.10,.,6.11,.,6.12,.,6.13,.,6.13,.,Theadditionalstagescanbeimplementedasinvertersattachedattheinput.,Tominimizethedelay,aestimateofthenumberofneeded