數(shù)字集成電路6PPT課件

.,第六章高速CMOS邏輯設(shè)計(jì),6.1緒論6.2轉(zhuǎn)變時(shí)間分析6.3負(fù)載電容的詳細(xì)計(jì)算6.4斜波輸入情況下改善延遲計(jì)算6.5針對(duì)最佳路徑延遲確定門(mén)的尺寸6.6用邏輯強(qiáng)度優(yōu)化路徑,.,6.1緒論,傳播延遲的各種定義,.,上升和下降時(shí)間的定義,.,6.2轉(zhuǎn)變時(shí)間分析,.,6.2轉(zhuǎn)變時(shí)間分析,.,未考慮速度飽和效應(yīng)時(shí)的CMOS門(mén)尺寸,.,速度飽和的堆疊器件,.,考慮速度飽和時(shí)的與非門(mén)和或非門(mén)的晶體管尺寸,.,6.3負(fù)載電容的詳細(xì)計(jì)算,Cload=Cfanout+Cself+Cwire,.,門(mén)扇出電容,Cfanout=CG,CG=CGp+2COL+CGn+2COL,CG=CoxLWp+2ColWp+CoxLWn+2ColWn=(CoxL+2Col)(Wn+Wp),CGp,CGn,.,門(mén)扇出電容,對(duì)于0.13m工藝，CoxL=1.610-6F/cm20.1m=1.6fF/mCol=0.25fF/m定義Cg為：Cg=CoxL+2Col=1.6fF/m+20.25fF/m=2fF/m即薄氧化層和交疊電容引起的全部電容總和大約為2fF/m,.,門(mén)扇出電容,對(duì)于一個(gè)反相器：對(duì)于N個(gè)不同的反相器：對(duì)于與非門(mén)、或非門(mén)，及其它復(fù)雜門(mén)：,.,自身電容計(jì)算,.,使用米勒效應(yīng)處理交疊電容,.,自身電容,Cself=CDBn+CDBp+2COL+2COL=CjnWn+CjpWp+2Col(Wn+Wp)=Ceff(Wn+Wp)對(duì)于0.13m工藝，平均結(jié)電容大約為0.5fF/m，交疊電容大約為0.25fF/m，因此單位寬度有效電容Ceff為：Ceff=Cj+2Col0.5fF/m+20.25fF/m1fF/m,.,或非門(mén)的自身電容,.,三輸入與非門(mén)的電容計(jì)算,例：對(duì)于圖中的三輸入與非門(mén)，確定在階躍輸入時(shí)最壞情況下的輸入和輸出處的電容構(gòu)成。用參數(shù)項(xiàng)W，Cg和Ceff表示結(jié)果。仔細(xì)考慮共用的源/漏區(qū)。,.,傳播延遲依賴于A、B和C的到達(dá)時(shí)間,.,連線電容,負(fù)載電容的第三部分是連線電容或稱互連電容：Cwire=CintLW=0.2fF/m(連線長(zhǎng)度),.,反相器的電容計(jì)算,例：一個(gè)CMOS反相器上拉器件的尺寸為8:2，下拉器件的尺寸為4:2。它驅(qū)動(dòng)4個(gè)同樣的反相器。使用0.18m工藝參數(shù)計(jì)算負(fù)載電容，假設(shè)連線電容可以忽略。,.,6.4斜波輸入情況下改善延遲計(jì)算,.,作為Vout和Vin函數(shù)的反相器輸出電流,.,簡(jiǎn)化的反相器輸出電流與Vout和Vin的函數(shù)關(guān)系,.,階躍輸入和斜波輸入的延遲計(jì)算,.,階躍輸入和斜波輸入的延遲計(jì)算,.,階躍輸入和斜波輸入的延遲計(jì)算,如果，那么：,.,斜波輸入的反相器鏈延遲,.,斜波輸入的反相器的延遲,例：(a)一個(gè)CMOS反相器的上拉器件尺寸為8:2，下拉器件的尺寸是4:2。它驅(qū)動(dòng)4個(gè)同樣的反相器。使用0.18m工藝參數(shù)計(jì)算這個(gè)反相器的延遲。假設(shè)是斜波輸入并忽略連線電容。(b)假設(shè)為斜波輸入，計(jì)算4個(gè)反相器構(gòu)成的反相器鏈的延遲。考慮不同的上升和下降延遲的影響。,.,斜波輸入的反相器的延遲,例：調(diào)整反相器尺寸可以使上升/下降延遲相等或者使傳播延遲達(dá)到最小。考慮下圖所示的4個(gè)反相器構(gòu)成的鏈。假設(shè)所有的NMOS管尺寸為4，采用0.18m工藝參數(shù)，假設(shè)是斜波輸入并忽略連線電容。按照如下的要求確定PMOS器件的尺寸：（a）使上升/下降延遲相等。（b）使通過(guò)反相器鏈的延遲最小。在這兩種情況下通過(guò)這樣4個(gè)反相器的延遲是多少？,.,6.5針對(duì)最佳路徑延遲確定門(mén)的尺寸,確定反相器的尺寸，使之驅(qū)動(dòng)一個(gè)大的電容負(fù)載,.,最優(yōu)化路徑延遲的問(wèn)題,路徑延遲=RiCi,.,反相器鏈延遲最優(yōu)化,一個(gè)反相器的輸入電容：Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)NMOS器件的有效輸出電阻：反映反相器固有特性的時(shí)間常數(shù)：,.,驅(qū)動(dòng)一個(gè)負(fù)載的反相器的延遲,.,一個(gè)反相器的延遲,例：計(jì)算在0.13m工藝下，一個(gè)反相器的inv和inv。,.,反相器鏈尺寸的最優(yōu)化,.,反相器鏈尺寸的最優(yōu)化,依賴于反相器j尺寸的相鄰的兩個(gè)延遲項(xiàng):為獲得這兩級(jí)的最佳延遲，取Dj對(duì)Wj的偏導(dǎo)數(shù)：,.,非門(mén)的串聯(lián)鏈,.,不同值的延遲與扇出因子f的關(guān)系圖,.,延遲最優(yōu)化時(shí)的反相器尺寸,.,確定反相器鏈的最佳尺寸,例：計(jì)算一個(gè)三級(jí)反相器鏈的最佳反相器扇出比率f，設(shè)Cload=200fF，Cin=1fF。采用最佳階數(shù)值重新計(jì)算f的值。然后，計(jì)算這兩種情況下通過(guò)該反相器的延遲，假設(shè)inv=7.5ps，=0.5。,.,與非門(mén)的串聯(lián)鏈,.,邏輯路徑中串聯(lián)的混合門(mén),延遲最優(yōu)化：,.,計(jì)算關(guān)鍵路徑上最優(yōu)化的門(mén)尺寸,例：找出下面電路中指定路徑上的器件尺寸，以使延遲最優(yōu)化。器件比例由下圖中晶體管的比例決定。,.,6.6用邏輯強(qiáng)度優(yōu)化路徑,邏輯強(qiáng)度（LE）：邏輯門(mén)本征時(shí)間常量與反相器本征時(shí)間常量的比值反相器的邏輯強(qiáng)度：與非門(mén)的邏輯強(qiáng)度：或非門(mén)的邏輯強(qiáng)度：,.,6.6用邏輯強(qiáng)度優(yōu)化路徑,重寫(xiě)邏輯路徑中串聯(lián)的混合門(mén)的總延遲：,.,6.6用邏輯強(qiáng)度優(yōu)化路徑,.,6.6用邏輯強(qiáng)度優(yōu)化路徑,另一種計(jì)算LE的方法：設(shè)置反相器的延遲和邏輯門(mén)的延遲相等，然后取輸入電容比設(shè)置相同的輸入電容值，然后取延遲比,.,延遲相等時(shí)各個(gè)門(mén)的邏輯強(qiáng)度的計(jì)算,.,輸入電容相等時(shí)各個(gè)門(mén)的邏輯強(qiáng)度的計(jì)算,.,一些簡(jiǎn)單門(mén)的邏輯強(qiáng)度值,邏輯強(qiáng)度LE是以輸出驅(qū)動(dòng)和輸入負(fù)載特性的形式來(lái)評(píng)估門(mén)的,.,寄生參數(shù)項(xiàng)P,.,一些簡(jiǎn)單門(mén)的寄生參數(shù)項(xiàng),.,用邏輯強(qiáng)度進(jìn)行路徑優(yōu)化,例：用邏輯強(qiáng)度技術(shù)計(jì)算下面電路中指定路徑上的最佳延遲，確定器件尺寸。inv=7.5ps。,.,邏輯強(qiáng)度的實(shí)際解釋,.,偏斜反相器的LE,例：求下圖中反相器的LE。,.,用邏輯強(qiáng)度優(yōu)化路徑,例：對(duì)于給定的邏輯電路，確定最佳的級(jí)強(qiáng)度。使用原理圖中的歸一化輸入和輸出電容，計(jì)算歸一化的延遲和門(mén)的尺寸。,.,設(shè)計(jì)一個(gè)8輸入的與門(mén),例：設(shè)計(jì)一個(gè)8輸入的與門(mén)，要驅(qū)動(dòng)200fF的負(fù)載而輸入電容限制在20fF。以下兩種結(jié)構(gòu)中哪種速度快？,.,分支強(qiáng)度,包括分支的總路徑強(qiáng)度：LE是邏輯強(qiáng)度，BE是分支強(qiáng)度，F(xiàn)O是扇出比,.,分支強(qiáng)度,例：選擇門(mén)的尺寸，使通過(guò)圖中所示路徑的延遲最小。Cin=1fF。,.,旁路負(fù)載,例：計(jì)算下面邏輯門(mén)電路w，x和y的尺寸，以使延遲最小。假設(shè)A=8，B=64。其中，A應(yīng)該視為旁路負(fù)載。,.,6.4作業(yè),.,6.6,.,.,6.9,.,6.10,.,6.11,.,6.12,.,6.13,.,6.13,.,Theadditionalstagescanbeimplementedasinvertersattachedattheinput.,Tominimizethedelay,aestimateofthenumberofneeded