數(shù)字電路后端設(shè)計_邏輯綜合.ppt

邏輯綜合,2,概述,綜合是將RTL源代碼轉(zhuǎn)換成門級網(wǎng)表的過程。電路的邏輯綜合一般由三個步驟組成，即綜合轉(zhuǎn)化邏輯優(yōu)化映射（見下頁圖）（SynthesisTranslationLogicOptimizationMapping）在綜合過程中，優(yōu)化進程嘗試完成庫單元的組合，使組合成的電路能最好地滿足設(shè)計的功能、時序和面積的要求綜合是約束驅(qū)動（constraintdriven）的，給定的約束是綜合的目標。約束一般是在對整個系統(tǒng)進行時序分析得到的，綜合工具會對電路進行優(yōu)化以滿足約束的要求。綜合以時序路徑為基礎(chǔ)進行優(yōu)化。常用的綜合工具有Synopsys公司的DesignCompiler和Candance公司的EnconterRTLCompiler,3,4,綜合過程中時序與面積的關(guān)系從下圖中可以看出面積與延遲的折衷關(guān)系，綜合工具以約束為指導，在滿足時序的情況下獲得最小面積。如果不施加約束，綜合工具會產(chǎn)生非優(yōu)化的網(wǎng)表，而這是不能滿足要求的網(wǎng)表。所以約束對于綜合來說是必不可少的。,5,綜合的基本流程1.準備RTL代碼：RTL代碼經(jīng)過前端仿真后才能用于綜合。2.定義庫：設(shè)定好所需要用到的綜合庫等多種庫。3.讀入設(shè)計：綜合工具讀入RTL代碼并進行分析。4.定義設(shè)計環(huán)境：設(shè)定設(shè)計的工作環(huán)境、端口的驅(qū)動和負載，線負載模型等。5.設(shè)置設(shè)計約束：這是綜合的一個極其重要的環(huán)節(jié)，設(shè)定好正確的約束才能得到正確的綜合結(jié)果。約束要適當，不能過緊或過松。主要是定義時鐘和I/O的約束。6.設(shè)置綜合策略：有top-down和bottom-up兩種策略，各有所長，對于不同的設(shè)計要具體分析。7.優(yōu)化設(shè)計：綜合工具可以根據(jù)約束對電路進行優(yōu)化，也可以人為地加入命令，改變優(yōu)化方法。8.分析和解決設(shè)計的問題：在設(shè)計綜合（compile）后，根據(jù)報告來分析設(shè)計中出現(xiàn)的問題，進而修訂所出現(xiàn)的問題。9.保存設(shè)計數(shù)據(jù)：綜合完成后，保存各種數(shù)據(jù)，以供后續(xù)的布局布線使用（需先通過驗證）。,6,BasicFlow,DevelopHDLfiles,Specifylibraries,Readdesign,Definedesignenvironment,Setdesignconstraints,Selectcompilestrategy,Optimizethedesign,Analyzeandresolvedesignproblem,Savethedesigndatabase,7,DesignCompiler簡介,DesignCompiler有兩種界面供用戶使用，一種是命令界面，一種是圖形界面。在UNIX命令行下分別執(zhí)行以下命令可以分別進入上述兩種界面：unixdc_shell-t（命令界面）unixdesign_vision（圖形界面）DesignCompiler支持TCL（ToolCommandLanguage）語言，它是公開的業(yè)界標準界面語言。DC-Tcl在TCL的基礎(chǔ)上擴展豐富了TCL，使用戶可以更加靈活方便地運用TCL命令來對電路進行分析和優(yōu)化。DC中包含了多種工具，如DFTCompiler，PowerCompiler，HDLCompiler，LibraryCompiler等，使得DC具有強大的功能，成為業(yè)界最流行的綜合工具。,8,目標庫和初始環(huán)境的設(shè)置,DC啟動時會先啟動.synopsys_dc.setup文件，它里面設(shè)定了綜合所需要的工藝庫的信息以及一些對于工具的設(shè)定命令。在綜合之前，要設(shè)定好所需要的庫，如綜合庫、I/O單元庫，IP核等。半導體廠商提供與DC兼容的工藝庫綜合庫，它包含許多信息，如單元的功能、面積、時間、功耗、測試等，線負載模型，工作條件和設(shè)計規(guī)則約束等。在0.18um的工藝下，可采用非線性延遲模型（NLDM）來計算單元的延遲。單元的延遲與輸入的邏輯轉(zhuǎn)換時間和輸出負載有關(guān)。根據(jù)每個單元的輸入邏輯轉(zhuǎn)換時間和輸出負載，在工藝庫提供的查找表（Look-UpTable）中查出單元的延遲。,9,.synopsys_dc.setup文件主要包括各種庫的設(shè)定，變量的設(shè)定等。下面具體介紹各種庫的意義及如何設(shè)定。（實例）目標庫（target_library）：是DC在做編譯（compile）的時候來構(gòu)成電路圖的，將電路映射到具體的單元上。例如settarget_librarymy_tech.db鏈接庫（link_library）：是將設(shè)計連接到對應(yīng)的庫上，一般包含目標庫、宏單元、IP核等。例如：setlink_library“*my_tech.db”。其中“*”指明當鏈接設(shè)計時，DC先搜尋內(nèi)存中已有的庫，然后再搜尋變量link_library中制定的其它庫。符號庫（symbol_library）：定義了單元顯示的圖形庫，當用design_vision來查看圖形的時候使用。綜合庫（synthetic_library）：是由Synopsys公司提供的DesignWare庫，包含了許多IP核及運算單元，用于實現(xiàn)verilog描述的運算符，為電路的優(yōu)化起著重要的作用。搜尋路徑（search_path）：指定各種庫的路徑，可以將所用的庫的路徑放入search_path中，在設(shè)定target_library和link_library時就不必加上庫的絕對路徑，DC會自動在search_path中尋找所用到的庫的路徑從而讀入該庫。,.synopsys_dc.setup文件,10,變量的設(shè)定：設(shè)置的變量在DC啟動時讀入，便于綜合的處理，同時有些DC的變量必須在設(shè)置文件中輸入。如可以設(shè)定命令的簡寫，保存多少條命令等：aliascudcurrent_designaliasrptreport_timinghistorykeep300,11,綜合腳本實例（.synopsys_dc.setup）,12,系統(tǒng)層次的劃分與基本概念,在DC中，每個設(shè)計由6個設(shè)計物體組成，它們分別是design，cell，port，pin，net和clock。其中clock是特別的端口，它存在DC內(nèi)存中，是用戶自己定義的物體。如下圖所示：,13,當前設(shè)計為TOP。Port和Pin是與當前設(shè)計有關(guān)的一對概念，如果當前設(shè)計改變，相應(yīng)的port和pin也會不同,14,設(shè)計讀入,讀入設(shè)計有多種方法，DC支持讀入Verilog，VHDL，可以是RTL級代碼，也可以是門級網(wǎng)表，也可是ddc格式的文件。綜合前的設(shè)計不需用RTL格式（雖然也有其它格式）輸入到DC中。可以用以下命令讀入設(shè)計：1.analyze和elaborate命令：這是兩個不同的命令，它使得設(shè)計人員可以在建立設(shè)計通用邏輯之前先對設(shè)計進行語法錯誤和RTL轉(zhuǎn)換分析。2.read_file命令：如：read_fileformatverilogsd_clk.v3.read_verilog或read_vhdl命令，這些是從read_file中分離出來的命令，如：read_verilogsd_clk.v讀入代碼后用命令current_design和link將讀入的設(shè)計和綜合庫連接起來。,15,電路的設(shè)計目標與約束,RTL模塊綜合的流程如下圖所示。電路的約束分為設(shè)計環(huán)境和設(shè)計約束，DC以約束為目標進行電路優(yōu)化。,16,設(shè)計環(huán)境通過環(huán)境約束的設(shè)計，將設(shè)計所處的真實環(huán)境因素包含進去，使得設(shè)計可以正常工作在真實環(huán)境下。環(huán)境約束如下圖所示:,17,set_operating_conditions描述了設(shè)計的工藝、電壓及溫度條件。Synopsys庫包含這些條件的描述，通常為WORST，TYPICAL，BEST情況。工作條件的名稱可庫的名稱是相關(guān)的，如SMIC0.18um工藝提供slow.db，typical.db，fast.db三種工藝庫，它們的工作條件分別是slow(WORST)，typical(TYPICAL)和fast（BEST）。WORST情況通常用于綜合階段，而BEST情況通常用于修正保持時間違規(guī)。有時可能同時用WORST和BEST情況同時優(yōu)化設(shè)計，這時使用命令：set_operating_conditions-maxslow-max_libraryslow-minfast-min_libraryfast可以用set_min_library指定best和worst兩種庫，在設(shè)計中所用到的庫都可以指定。如:#為綜合用的sram庫指定最佳情況可最壞情況set_min_librarysram_slow.dbmin_visionsram_fast.db,18,set_wire_load_model命令為DC提供估計的線負載信息，反過來DC使用線載信息把連線延遲建模為負載的函數(shù)，Synopsys工藝庫里提供了多種線載模型，每個模型代表一個特定大小的模塊。設(shè)計人員需要準確地選擇線載模型。設(shè)置線載模型命令如下：set_wire_load_modelnamesmic18_wl10libraryslowset_wire_load_mode定義了三種同建模線負載模型相關(guān)的模式，分別是top，segmented和enclosed，如下圖所示：,19,1.top模式定義層次中所有連線將繼承和頂層模型同樣的線載模型。如上圖中，所有的連線都繼承頂層的線載模型50 x50。2.segmented模式用于跨越層次邊界的連線。如上圖中，子模塊A和子模塊B中的連線繼承各自的線載模型，而A與B之間的連線繼承模塊MID的線載模型。3.enclosed模式指定所有的連線（屬于子模塊的）將繼承完全包含該子模塊的模塊線載模型。如上圖中，整條連線處于模塊MID的完全包圍中，所以采用40 x40線載模型。其命令如下set_wire_load_modeenclosedset_driving_cell和set_drive用于設(shè)置模塊輸入端口的驅(qū)動能力。set_drive命令用于指定輸入端口的驅(qū)動強度，它主要用于模塊或芯片端口外驅(qū)動電阻。set_driving_cell用于對輸入端口的驅(qū)動電阻進行建模，這一命令將驅(qū)動單元的名稱作為其參數(shù)并將驅(qū)動單元的所有設(shè)計規(guī)則約束應(yīng)用于模塊的輸入端口。set_driving_celllib_celland2a0get_portsIN1libraryslow,20,set_drive10get_portsData_in_0set_load將工藝庫中定義的單位（通常為pf）上的容性負載設(shè)置到設(shè)計的指定連線或端口，設(shè)置輸出端口的負載。set_load5get_portsOUT1set_loadload_ofmy_lib/and2a0/Aget_portsOUT1,21,設(shè)計約束描述了設(shè)計目標，包括時序和面積等。DC會依據(jù)約束來優(yōu)化電路。因為不實際的規(guī)范會導致面積增大、功耗增加和/或時序惡化，所以設(shè)計人員必須根據(jù)情況指定實際的約束，約束設(shè)計的基本命令如下圖所示。,設(shè)計約束,22,單周期同步設(shè)計的時序要求DC默認的時序電路是單周期的，如下圖所示。假設(shè)FF3的建立時間為Tsetup，保持時間為Thold，觸發(fā)器FF2的時鐘端到Q端的延遲為Tclk-q,對于setup來說：clockperiodTclk-q+Tx-max+Tsetup對于hold來說：TholdTclk-q+Tx-min,時鐘,23,定義時鐘create_colckperiod10get_portclk對于時鐘（除了虛擬時鐘）的定義來說，時鐘周期和時鐘源（port或pin）是必不可少的，還可以定義時鐘的占空比，時鐘名等。定義虛擬時鐘時，不必定義時鐘源。設(shè)定時鐘的uncertainty、latency和transition，其中uncertainty是用來模擬時鐘的skew和jetter，latency設(shè)定時鐘的延遲，transition設(shè)定時鐘的轉(zhuǎn)換時間。通過這些設(shè)定讓時鐘更加接近實際情況，更有利于綜合的準確性，但過分約束會使得綜合起來比較困難。由于時鐘一般是高扇出（highfanout）的，DC不會對高扇出的連線做設(shè)計規(guī)則（DRC）的檢查和優(yōu)化。DC默認的時鐘網(wǎng)絡(luò)是理想的。在綜合時不對時鐘的高扇出做處理，而是留在后續(xù)的布局布線中做時鐘樹綜合（CTS）。,24,sourcelatency是指實際的時鐘源到時鐘定義點的傳播延遲，而networklatency是指設(shè)計內(nèi)部從時鐘定義點到觸發(fā)器時鐘端的延遲。如下圖所示，設(shè)置如下：create_clockperiod10get_portsCLK#設(shè)置sourcelatency為3nsset_clock_latencysource3get_clocksCLK設(shè)置networklatency為1nsset_clock_latency1get_clocksCLK,25,set_clock_uncertainty命令讓用戶定義時鐘扭斜信息。基本上此命令用于給時鐘的建立時間和保持時間增加一定的余量。由時鐘的抖動（jitter）可扭斜（skew）組成，如下圖：set_clock_uncertainty0.6get_clocksCLKset_clock_transition命令讓用戶定義時鐘的轉(zhuǎn)換時間。如下圖set_clock_transition0.45get_clocksCLK,26,除了create_clock命令，還有create_generated_clock命令用來創(chuàng)建產(chǎn)生的時鐘，如時鐘經(jīng)過分頻后的時鐘，在創(chuàng)建生成時鐘時，要指定源時鐘的名字和端口，分頻數(shù)（倍頻數(shù)），生成時鐘的端口。create_generated_clocksourceclk2xdivied_by2get_pinsclk有時需要創(chuàng)建虛擬時鐘（virtualclock）用來說明相對于時鐘的I/O端口的延遲，虛擬時鐘在設(shè)計里并不驅(qū)動觸發(fā)任何寄存器。#建立虛擬時鐘，周期為10ns，命名為vclk，不需要定義時鐘源create_clockperiod10namevclk通常給時鐘加上dont_touch的約束，使得DC在綜合的時候不會給時鐘網(wǎng)絡(luò)加入BUFFER以滿足skew的要求，時鐘網(wǎng)絡(luò)通常留在布局布線階段進行時鐘樹綜合(CTS)。set_dont_touch_networkget_clocksclk,27,I/O的約束,set_input_delay指定相對于時鐘的信號輸入的到達時間。它用在輸入端口，指定在時鐘沿后數(shù)據(jù)穩(wěn)定所需的時間。如下圖所示，設(shè)置的輸入延遲的值為Tclk-qTM。,28,例:根據(jù)外部邏輯的延遲設(shè)定輸入延遲#創(chuàng)建時鐘create_clockperiod20nameClkget_portsClk將時鐘設(shè)置為dont_touch_networkset_dont_touch_networkget_clocksClk設(shè)置輸入延遲，外部邏輯延遲最大值為7.4，加入-max選項用于setup分析（setup分析采用最慢的路徑延遲）set_input_delay7.4maxclockClkget_portsA,29,set_output_delay命令用于在輸出端口定義在時鐘邊沿來到之前數(shù)據(jù)有效所需時間。如下圖所示，設(shè)置輸出時間的值為TTTsetup,30,例:設(shè)置輸出延遲#創(chuàng)建時鐘create_clockperiod20nameClockget_portsClock將時鐘設(shè)置為dont_touch_networkset_dont_touch_networkget_clocksClock設(shè)置輸入延遲，外部邏輯setup要求為7.0，即為setup分析設(shè)定輸出延遲set_output_delay7.0maxclockClockget_portsB,31,DRC約束,DRC即DesignRuleConstraints，一般由半導體廠商提供，在使用工藝庫中的邏輯單元時對其連接所強加的限制，主要有：max_capacitance，max_transition，max_fanout為當前設(shè)計設(shè)定最大電容值為0.5pfset_max_capacitance0.5current_design為當前設(shè)計設(shè)定最大轉(zhuǎn)換時間為2.0ns，在整個設(shè)計上施加最大轉(zhuǎn)換時間延遲可以幫助防止在上連線上出現(xiàn)長的轉(zhuǎn)換時間，也可以約束單元的輸出端的轉(zhuǎn)換時間以減少其功耗set_max_transition2.0current_design在當前設(shè)計的所有單元的輸出引腳上設(shè)置max_fanoutset_max_fanout10current_design在DC優(yōu)化時，DRC約束具有最高的優(yōu)先級，DC會先讓電路滿足DRC，然后才是時序約束。,32,面積約束,我們用set_max_area來設(shè)定面積約束。例如set_max_area1000set_max_area0面積的單位由工藝庫定義，可以是：1.2輸入與非門2.晶體管數(shù)目3.平方微米設(shè)定了面積約束，DC會盡量優(yōu)化到所設(shè)定的面積；當沒有設(shè)定面積約束時，DC會做最小限度的面積優(yōu)化；若設(shè)定為0，則DC會對面積做優(yōu)化直到再繼續(xù)優(yōu)化也沒有大的效果，這樣可以使得面積優(yōu)化最小，但運行時間較長?？捎妹顁eport_area報告面積。,33,時序例外,時序例外有以下幾種：1.Falsepaths。用set_false_path來設(shè)定路徑使得DC不對其進行時序分析，移除該路徑上的時序約束。通常異步電路的時鐘之間、邏輯上不存在的路徑等上設(shè)定為falstpath2.Minimumandmaximumpathdelayvalue。我們使用命令set_max_delay和set_min_delay來覆蓋默認的用于setup和hold約束的最大/最小延遲。3.Multicyclepaths。由于DC默認的是單周期，有時某些路徑可能需要多個周期的時間才能到達，如在兩個寄存器之間進行乘法操作可能需要多個周期才能完成，這時用命令set_muticycle_path來設(shè)定多周期路徑，以滿足時序要求。同時要注意setupcheck和holdcheck的設(shè)定。,34,綜合策略的選擇,綜合的策略有兩種：自頂向下和自底向上。1.自頂向下（top-down）：在top-down的綜合方案中，頂層模塊和它的所有子模塊放在一起優(yōu)化，所有的限制條件和電路工作環(huán)境一般也都是針對頂層模塊設(shè)置的，因此，這種綜合方案能夠自動將模塊之間的連接和依賴關(guān)系考慮到綜合中去，從而優(yōu)化綜合結(jié)果。但是，這種方法對于一個規(guī)模比較大的電路顯然不適合，因為在綜合的過程中，所有的模塊必須同時存在于存儲區(qū)中，而且運行時間也會比較長。2.自底向上（bottom-up）：即分而治之的解決方法。從最底層模塊開始綜合優(yōu)化，必須對所有底層子模塊施加限制條件并且需要單獨優(yōu)化，這個過程一直延續(xù)到頂層模塊。其中每一個子模塊綜合完成之后，直接將該模塊集成到它的上一級中和上一級的其他模塊一起優(yōu)化，而且一般使用set_dont_touch命令讓DC不再改變該子模塊的結(jié)構(gòu)。使用這種方法進行優(yōu)化的優(yōu)點是當工作站的處理能力不足時，可以分別進行子模塊的優(yōu)化，而不需要將所有的模塊都放到存儲區(qū)中，這種做法的缺點是只能在子模塊內(nèi)部進行優(yōu)化，無法考慮到模塊周圍的環(huán)境而將子模塊和其他的模塊一起優(yōu)化。,35,設(shè)計優(yōu)化,采用命令compile或compile_ultra來啟動DC綜合和優(yōu)化的進程。DC提供許多選項來設(shè)定進行何種綜合。compile_ultra命令具有強大的功能，使用該命令可以得到更好的延遲質(zhì)量，特別適用于高性能的算術(shù)電路優(yōu)化。該命令包含了以時間為中心的優(yōu)化算法。compile_ultra命令主要的開關(guān)選項有：-scan做可測性設(shè)計編輯，加入掃描鏈-no_autoungroup關(guān)掉自動取消劃分特性-no_boundary_oprimization不作邊界優(yōu)化-area_high_effort_script面積優(yōu)化-timing_high_effort_script時序優(yōu)化,36,電路的優(yōu)化分為三個階段：結(jié)構(gòu)級的優(yōu)化，邏輯級優(yōu)化和門級優(yōu)化，如下圖所示。,37,1.結(jié)構(gòu)級的優(yōu)化，包括：1.1設(shè)計結(jié)構(gòu)的選擇：在DesignWare中選擇最合適的結(jié)構(gòu)或算法實現(xiàn)電路的功能。1.2數(shù)據(jù)通路的優(yōu)化：選擇CSA等算法優(yōu)化數(shù)據(jù)通路的設(shè)計1.3共用子表達式：例如下面兩個等式：SUM1=A+B+C;Temp=A+B;SUM2=A+B+D;SUM1=Temp+C;SUM3=A+B+E;SUM2sourceechoverboseconstraints.tcl5.綜合,優(yōu)化dc_shellcompile_ultrano_autogroup6.查看報告dc_shellreport_constraintall_violarors7.保存文件dc_shellwriteformatddchierarchyoutputRecordchiptop.ddc,55,1.熟悉設(shè)計，獲得設(shè)計目的和要求。輸入信號：在小芯片中，輸入時鐘clk_128，時鐘頻率為128KHz。Read_ADPCM為輸入控制信號，采樣速率為8K，類似于一個頻率為8K的時鐘，且占空比為50。另外就是8位的數(shù)據(jù)輸入信號，reset信號。在這里還有inout信號CMD，DATA0，但不用作輸入，只用作輸出。輸出信號：輸出SD卡輸入時鐘信號CLK，這里輸出的CLK配置成clk_128的兩分頻，即64K，和輸出數(shù)據(jù)DATA0信號，輸出CMD信號。,56,2.設(shè)置.synopsys_dc.setup文件選擇要使用的工藝文件，這里采用SMIC的0.18um工藝，SMIC提供了slow.db，fast.db和typical.db三種標準單元的綜合庫，我們選用slow和fast兩種庫，其中slow用于最壞情況分析，fast用于最佳情況分析。芯片中的sram是IP核，提供了包含時序信息的綜合庫用于邏輯綜合，它也有最壞情況和最佳情況之分，另外用到的綜合庫還有標準的IO單元的綜合庫。具體設(shè)置可參見示例文件。3.啟動DC，讀入RTL代碼，并寫出RTL級代碼的ddc文件。在unix的終端中鍵入dc_shell，即可啟動DC，這時讀入代碼文件，可以一個一個的讀入，也可以寫成TCL語言的文本，用source命令在dc_shell中讀入。使用命令analyze和elaborate來讀入設(shè)計。讀入設(shè)計后用check_design命令來檢查設(shè)計存在的問題，是否是可綜合的。具體命令可見腳本文件。4.設(shè)置約束。這是一個及其重要的環(huán)節(jié)。要在熟悉設(shè)計的前提下才能設(shè)置好正確的約束，約束的設(shè)置要參考與芯片輸入輸出有關(guān)的芯片的輸出/輸入信號時序，還要了解0.18工藝下如何選擇線負載模型，如何設(shè)置DRC規(guī)則等?？梢韵仍O(shè)置工作條件，最壞情況采用slow，最佳情況采用fast，并對應(yīng)相應(yīng)的庫，選擇wire_load_model，要根據(jù)設(shè)計的大小來選擇合適的線負載模型。,57,設(shè)置DRC規(guī)則，通常DRC約束由工藝廠商設(shè)定，我們可以選擇加緊約束以使得綜合出來的結(jié)果更加滿足各種約束條件。不同工藝下的DRC約束是不同的，可以根據(jù)經(jīng)驗對設(shè)計加緊約束，但約束不可過緊，這樣會延長綜合的時間，甚至導致綜合出的結(jié)果不可用。定義時鐘。定義兩個輸入時鐘和一個輸出時鐘。并設(shè)置時鐘的延遲，轉(zhuǎn)換時間和不確定時間，使得時鐘和真實的情況更加接近。綜合時通常對時鐘加緊約束，如加上10的余量，這樣綜合出的結(jié)果更加可信。I/O端