基于FPGA的計(jì)時(shí)器設(shè)計(jì)(最終)

本科畢業(yè)設(shè)計(jì)(論文)基于FPGA的計(jì)時(shí)器的設(shè)計(jì)學(xué)院自動(dòng)化學(xué)院專業(yè)電子信息科學(xué)與技術(shù)年級(jí)2009級(jí)(1)班取得學(xué)位學(xué)生名劉健忠教師譚指導(dǎo)北海2013年4月f型pga.a的定時(shí)器設(shè)計(jì)劉健忠自動(dòng)化學(xué)院摘要隨著電子設(shè)計(jì)自動(dòng)化技術(shù)和可編程邏輯器件的出現(xiàn)和快速發(fā)展，設(shè)計(jì)周期大幅縮短，同時(shí)系統(tǒng)成本也大幅降低，標(biāo)準(zhǔn)邏輯器件的組裝遠(yuǎn)遠(yuǎn)不能滿足這方面的要求。 Verilog HDL提供了一種高級(jí)電路描述語(yǔ)言方案，使復(fù)雜的電路可以通過(guò)Verilog HDL編輯器的電路組合方案簡(jiǎn)單快速地達(dá)到設(shè)計(jì)標(biāo)準(zhǔn)。 Verilog HDL電路描述語(yǔ)言復(fù)蓋的范圍相當(dāng)廣泛，適用于各級(jí)設(shè)計(jì)工程師的需求，因此Verilog HDL電路設(shè)計(jì)無(wú)疑是硬件設(shè)計(jì)工程師的必備工具。本系統(tǒng)是用Verilog寫(xiě)的Altera DE2基礎(chǔ)的電話收費(fèi)器。 該設(shè)計(jì)采用現(xiàn)場(chǎng)可編程邏輯器件FPGA設(shè)計(jì)，基于硬件描述語(yǔ)言Verilog HDL，用Altera公司的Quartus 軟件實(shí)現(xiàn)了仿真。 根據(jù)從電話局反饋的信號(hào)，此信號(hào)是預(yù)先設(shè)定的，撥號(hào)盤表示通話的種類、用戶的馀額、通話時(shí)間(包含秒數(shù)和分?jǐn)?shù))。 根據(jù)各通話類型的收費(fèi)價(jià)格，當(dāng)系統(tǒng)設(shè)定的馀額不足時(shí)，用戶無(wú)法打電話，當(dāng)用戶的馀額低于指定金額時(shí)，系統(tǒng)發(fā)出警告信號(hào)警告用戶。 報(bào)警時(shí)間過(guò)長(zhǎng)(1分鐘以上)時(shí)自動(dòng)切斷通話信號(hào)。 當(dāng)用戶終止呼叫時(shí)，系統(tǒng)將被清零。關(guān)鍵詞： Verilog、FPGA、通話信號(hào)、定時(shí)器Abstractwiththerapplicatiodeventofelectronicationandpromagelecomplementdeviceswhichys dthecostofthesystematthesametime.apparaently thease cdevicescannotmeettherequirementinthisregard.veriloghdlcanproviderhigh-levelcircuitdescriptionlanguage whichallowallscomplection itorcrectionsthesmethewallbymethedespecificationappro cricationdectionsrectionallograncecovarywiderange thectricationdesignofversthesystemisbasedonalterasade2writtenbyoverilogphonedevices.itisusedbyfieldprogationarryformagetaryforgapprogaticationveriloghdd lationodesingandalterasaquartusinsoftwareforemulation.acordirdingtotheficeforthetelephoneofficebacksignalwhichiactu ally pre -可攜式電話機(jī)digital pipe display type， uservandandphonecallduration (includingthenumberofsecondsorminutes ).dedependingtheirectiverpricesofeachcalltypeisedifferent 馀額小于指定金額的issuing a warning signal system，remindingtousers.whenthealarmtimeistoolong (more than1minutes ) 2222222222222222222222222關(guān)鍵字： verilog，F(xiàn)PGA，Calling signal，calculagraph目錄1緒論11.1課題研究的目的11.2國(guó)內(nèi)外發(fā)展現(xiàn)狀11.3課題的主要技術(shù)路線22 FPGA技術(shù)與硬件描述語(yǔ)言32.1 FPGA簡(jiǎn)介32.1.1可編程邏輯設(shè)備發(fā)展簡(jiǎn)史32.1.2可編程邏輯器件的基本構(gòu)成32.1.3可編程邏輯設(shè)備分類42.1.4 Altera Cyclone 系列設(shè)備介紹52.1.5 FPGA的開(kāi)發(fā)流程52.2 FPGA設(shè)計(jì)方法62.3利用硬件描述語(yǔ)言(HDL )的硬件電路設(shè)計(jì)方法72.4 Verilog HDL語(yǔ)言的設(shè)計(jì)流程82.5 Quartus 概述及其設(shè)計(jì)過(guò)程112.5.1 Quartus 的概要112.5.2 Quartus 設(shè)計(jì)流程123系統(tǒng)總體設(shè)計(jì)143.1收費(fèi)模塊介紹143.2預(yù)置模塊介紹153.3時(shí)鐘分頻模塊介紹153.4分割模塊介紹153.5數(shù)字編碼管理顯示模塊介紹163.6警告模塊介紹173.7邏輯資源使用情況174系統(tǒng)操作和分析184.1系統(tǒng)功能介紹184.2選擇通話類型和設(shè)定馀量204.3通話開(kāi)始214.4通話結(jié)束22結(jié)論23參考文獻(xiàn)24謝謝25附錄A26附錄B27附錄C31附錄D32附錄e3附錄F35附錄G361引言1.1課題研究的目的鐘表計(jì)時(shí)器在當(dāng)前應(yīng)用中非常廣泛，近年來(lái)，隨著科技的進(jìn)步和時(shí)代的發(fā)展，人們對(duì)鐘表的功能和精度提出了越來(lái)越高的要求，各種鐘表的設(shè)計(jì)也越來(lái)越重要。 秒表/時(shí)鐘定時(shí)器是在一個(gè)定時(shí)器中實(shí)現(xiàn)兩個(gè)基本功能的一個(gè)裝置。 廣泛應(yīng)用于各種場(chǎng)所，同時(shí)小型、廉價(jià)、精度高、使用方便、功能多、集成容易，深受眾多消費(fèi)者喜愛(ài)。 近年來(lái)，隨著計(jì)算機(jī)技術(shù)的快速發(fā)展，計(jì)算機(jī)也正式形成了通用計(jì)算機(jī)系統(tǒng)和嵌入式計(jì)算機(jī)系統(tǒng)兩個(gè)分支。 單片機(jī)作為最典型的嵌入式系統(tǒng)，由于其微小的體積和極低的成本，廣泛應(yīng)用于家用電器、儀表、工業(yè)控制單元和通信產(chǎn)品，已成為現(xiàn)代電子系統(tǒng)中最重要的智能化工具。 同時(shí)數(shù)模電氣技術(shù)、微電子技術(shù)也得到迅速發(fā)展，出現(xiàn)了大量集成芯片，實(shí)現(xiàn)了許多簡(jiǎn)單的功能取代了原來(lái)的模擬電路。 這樣利用單片機(jī)、集成芯片和電子電路就可以簡(jiǎn)單設(shè)計(jì)，其中最典型、現(xiàn)在應(yīng)用最多的是電子產(chǎn)品的設(shè)計(jì)。 本設(shè)計(jì)利用單片機(jī)技術(shù)將秒表和鐘表兩種計(jì)時(shí)器功能集成到一個(gè)計(jì)時(shí)器裝置中，實(shí)現(xiàn)計(jì)時(shí)器功能的集成化，使用方便。 本設(shè)計(jì)的一大特點(diǎn)是硬件設(shè)計(jì)采用實(shí)時(shí)時(shí)鐘芯片來(lái)實(shí)現(xiàn)計(jì)時(shí)，大大簡(jiǎn)化硬件電路，使設(shè)計(jì)更加簡(jiǎn)單。1.2國(guó)內(nèi)外發(fā)展現(xiàn)狀在國(guó)外，電子計(jì)時(shí)器在集成電路發(fā)明后僅幾年就完成了技術(shù)的飛躍，經(jīng)過(guò)激烈的市場(chǎng)競(jìng)爭(zhēng)，現(xiàn)在的計(jì)時(shí)器技術(shù)相當(dāng)成熟。 計(jì)時(shí)器逐漸遠(yuǎn)離原來(lái)的“輔助計(jì)時(shí)器工具的功能定位”，向多功能化、可編程化的方向發(fā)展，在各個(gè)領(lǐng)域得到廣泛應(yīng)用。國(guó)內(nèi)也有利用定時(shí)器芯片開(kāi)發(fā)新產(chǎn)品的廠家，但定時(shí)器技術(shù)的研究、定時(shí)器芯片的設(shè)計(jì)還在開(kāi)始。 計(jì)時(shí)器的主要功能是“計(jì)時(shí)器”，也可以叫做“低速計(jì)時(shí)器”。 對(duì)于這樣的計(jì)時(shí)器，很多制造商只從事計(jì)時(shí)器的設(shè)計(jì)銷售業(yè)務(wù)。1.3課題的主要技術(shù)路線本次設(shè)計(jì)基于現(xiàn)場(chǎng)可編程邏輯器件FPGA設(shè)計(jì)，采用硬件描述語(yǔ)言Verilog HDL編程，用Altera公司的Quartus 軟件實(shí)現(xiàn)了仿真。 需要實(shí)現(xiàn)計(jì)時(shí)功能通過(guò)撥號(hào)開(kāi)關(guān)輸入、撥號(hào)表顯示，達(dá)到運(yùn)算目的。2 FPGA技術(shù)與硬件描述語(yǔ)言2.1 FPGA介紹2.1.1可編程邏輯器件的發(fā)展簡(jiǎn)史隨著微電子設(shè)計(jì)技術(shù)和技術(shù)的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小型集成電路、超大型集成電路向當(dāng)今的專用集成電路(ASIC )發(fā)展。 ASIC的出現(xiàn)降低了產(chǎn)品的生產(chǎn)成本，提高了系統(tǒng)的可靠性，縮小了設(shè)計(jì)的物理大小，推進(jìn)了社會(huì)的數(shù)字化。 但ASIC設(shè)計(jì)周期長(zhǎng)，改版投資大，靈活性等缺陷制約了其應(yīng)用范圍。 硬件工程師想要更靈活的設(shè)計(jì)方法，根據(jù)需要在實(shí)驗(yàn)室設(shè)計(jì)、變更大型數(shù)字邏輯，開(kāi)發(fā)、使用自己的ASIC，是提出可編程邏輯設(shè)備的基本思想。 可編程邏輯器件隨著微電子制造工藝的發(fā)展取得了很大進(jìn)步。 可編程陣列邏輯(PAL )，其從初始就僅可存儲(chǔ)少量數(shù)據(jù)且完成了簡(jiǎn)單的邏輯功能的可編程只讀存儲(chǔ)器(PROM )、紫外線可擦除只讀存儲(chǔ)器(EPROM )及電可擦除只讀存儲(chǔ)器(E2PROM )可完成大規(guī)模數(shù)字邏輯功能和通用陣列邏輯(GAL )，現(xiàn)在已經(jīng)發(fā)展成能夠完成超大規(guī)模復(fù)雜組合邏輯和時(shí)序邏輯的復(fù)雜可編程邏輯器件(CPLD )和現(xiàn)場(chǎng)可編程門陣列(FPGA )。 隨著工藝技術(shù)的發(fā)展和市場(chǎng)需求，超大規(guī)模、高速、低功耗的新型FPGA/CPLD相繼問(wèn)世。 下一代FPGA集成了中央處理器(CPU )或數(shù)字處理器(DSP )核心，在FPGA上進(jìn)行硬件和軟件協(xié)同設(shè)計(jì)，為了實(shí)現(xiàn)片上可編程系統(tǒng)(SOPC、System On Programmable Chip )而強(qiáng)大的硬件2.1.2可編程邏輯設(shè)備的基本構(gòu)成可編程邏輯器件的樹(shù)結(jié)構(gòu)如圖2.1所示。 由輸入控制電路、and陣列或陣列和輸出控制電路構(gòu)成。 在輸入控制電路中，輸入信號(hào)通過(guò)輸入緩沖單元生成每個(gè)輸入變量的原變量和反變量，作為and數(shù)組的輸入項(xiàng)目。 與門陣列由多個(gè)與門構(gòu)成，輸入緩沖器單元提供的各輸入項(xiàng)選擇性地連接到各與門輸入端，各與門的輸出是部分輸入變量的乘積項(xiàng)。 每個(gè)and輸出是or陣列的輸入，并且or陣列的輸出是輸入變量的and或格式。 輸出控制電路通過(guò)三態(tài)門、寄存器等的電路，生成輸出信號(hào)，另一方面，作為反饋信號(hào)反饋給輸入端，實(shí)現(xiàn)更復(fù)雜的邏輯功能。 因此，可利用可編程邏輯裝置容易地實(shí)施各種邏輯功能。圖2.1可編程邏輯器件的樹(shù)結(jié)構(gòu)2.1.3可編程邏輯器件的分類廣義上來(lái)說(shuō)，可編程邏輯設(shè)備是指通過(guò)軟件手段變更、配置設(shè)備內(nèi)部的連接結(jié)構(gòu)和邏輯單元，從而完成規(guī)定的設(shè)計(jì)功能的數(shù)字集成電路。 目前常用的可編程邏輯器件主要有簡(jiǎn)單邏輯陣列(PAL/GAL )、復(fù)雜可編程邏輯器件(CPLD )和現(xiàn)場(chǎng)可編程門陣列(FPGA )三種。1、PAL/GALPAL是可編程陣列邏輯的縮寫(xiě)，可編程陣列邏輯。GAL是通用陣列邏輯的縮寫(xiě)，是通用可編程陣列邏輯。 PAL/GAL是早期可編程邏輯器件的發(fā)展形式，其特征是基于E2CMOS過(guò)程，結(jié)構(gòu)簡(jiǎn)單，可編程邏輯單元多為and、or陣列，可編程邏輯單元密度低，只能用于一些簡(jiǎn)單的數(shù)字邏輯電路。 雖然PAL/GAL密度低，但一出現(xiàn)就以低功耗、低成本、高可靠性、軟編程、反復(fù)變更等特點(diǎn)引起了數(shù)字電路領(lǐng)域的較大振動(dòng)。 目前，復(fù)雜的邏輯電路是利用CPLD和FPGA完成的，但是對(duì)應(yīng)于很多簡(jiǎn)單的數(shù)字邏輯電路，GAL等簡(jiǎn)單的可編程邏輯器件依然被大量使用。 目前國(guó)內(nèi)外許多對(duì)成本敏感的設(shè)計(jì)使用了GAL等低成本可編程邏輯設(shè)備，越來(lái)越多的74系列邏輯電路被GAL取代。 GAL等設(shè)備發(fā)展近20年來(lái)，新一代GAL功能靈活，小型封裝、低成本、重復(fù)程序、應(yīng)用靈活等特點(diǎn)仍然