數(shù)字邏輯電路設(shè)計(jì)(第二版 鮑可進(jìn))

習(xí)題1,2、將下列二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)。解：（1）（3）（5）,習(xí)題1,3、將下列十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)。解：（1）（3）（5）,習(xí)題1,4、進(jìn)行下列數(shù)制的轉(zhuǎn)換解：（3）（4）5、寫(xiě)出下列各數(shù)的原碼、反碼和補(bǔ)碼：解：（略）,習(xí)題1,6、已知下列機(jī)器數(shù)，寫(xiě)出它們的真值。解：X1原=11011，X1=-1011X2反=11011，X2=-0100X3補(bǔ)=11011，X3=-0101X4補(bǔ)=10000。X4=-10000,習(xí)題1,1.7完成下列代碼之間轉(zhuǎn)換：(1)(0001100110010001.0111)BCD=(1991.7)10；(2)(137.9)10=(010001101010.1100)余3(3)(1011001110010111)余3=(1000000001100100)BCD。1.8將下列BCD碼轉(zhuǎn)換成十進(jìn)制數(shù)和二進(jìn)制數(shù)：(1)(011010000011)BCD=(683)10=(1010101011)2(2)(01000101.1001)BCD=(45.9)10=(101101.1110)21.9試寫(xiě)出下列二進(jìn)制數(shù)的典型Gray碼：(1)(111000)Gray=100100(2)(10101010)Gray=11111111,習(xí)題2,3、下圖所示電路，試問(wèn)輸入信號(hào)A、B、C不同組合時(shí)，電路中P點(diǎn)和輸出端F的狀態(tài)。解：當(dāng)C=1時(shí)，三態(tài)門(mén)輸出（P點(diǎn)）為高阻狀態(tài)。從TTL與非門(mén)電路可知，輸入為高阻態(tài)（等同于懸空）時(shí)，相當(dāng)于輸入為高電平。C=0時(shí)，C=1時(shí),根據(jù)表達(dá)式，列出真值表即可（列真值表時(shí)請(qǐng)按二進(jìn)制順序表）,習(xí)題2,4、分別列出3輸入異或F=和3輸入同或F=ABC的真值表。解：根據(jù)異或和同或運(yùn)算的關(guān)系列表如下,習(xí)題2,8、寫(xiě)出圖2-50中各電路輸出與輸入之間的邏輯表達(dá)式，所有門(mén)電路都是CMOS電路。解：參考P29圖2-18，二極管與門(mén)，可知：,習(xí)題2,參考P29圖2-18，二極管或門(mén)，可知：,習(xí)題2,同樣，根據(jù)二極管與門(mén)、或門(mén)電路，可知：,習(xí)題2,9、寫(xiě)出下圖所示電路輸出端的邏輯表達(dá)式。解：本題中集電極開(kāi)路的OC門(mén)實(shí)現(xiàn)線與功能和電平轉(zhuǎn)換的功能。,習(xí)題3,2（1）（2）,其他方法？,習(xí)題3,3、將下列函數(shù)轉(zhuǎn)換為由“標(biāo)準(zhǔn)積之和”及“標(biāo)準(zhǔn)和之積”形式表示的函數(shù)代數(shù)法（公式法）表格法（真值表）1、F=m2+m3+m5+m6+m7=m(2，3，5，6，7)=M（0，1，4）3、F=M（0，1，2，3，4，5，6，7）=m（）=0,習(xí)題3,4、用卡諾圖化簡(jiǎn)法求出下列邏輯函數(shù)的最簡(jiǎn)“與或”表達(dá)式和最簡(jiǎn)“或與”表達(dá)式（1）,F(A,B,C,D),其它解法？,習(xí)題3,（3）,習(xí)題3,5、用卡諾圖化簡(jiǎn)法求下列邏輯函數(shù)的最簡(jiǎn)“與或”表達(dá)式（4）,其它解法？,習(xí)題3,（5）,其它解法？,習(xí)題3,10、分析圖示求補(bǔ)電路。要求寫(xiě)出輸出函數(shù)表達(dá)式，列出真值表。驗(yàn)證性分析題求補(bǔ)概念（第一章）注意高低位順序,習(xí)題3,11、圖示為兩種十進(jìn)制代碼的轉(zhuǎn)換器，輸入為余3碼，分析輸出是什么代碼。列出真值表可知輸出為8421BCD碼,習(xí)題3,12、分析圖3-58所示的組合邏輯電路，假定輸入是一位十進(jìn)制數(shù)的8421碼，試說(shuō)明該電路的功能。解：由電路圖直接寫(xiě)出輸出表達(dá)式：F=A+BC+BD,習(xí)題3,表達(dá)式：F=A+BC+BD真值表如下表所列，由真值表可知該電路實(shí)現(xiàn)的功能是：判斷輸入的十進(jìn)制數(shù)是否對(duì)于或等于5，可以實(shí)現(xiàn)4舍5入功能。,習(xí)題3,13、圖3-59是一個(gè)受M控制的4位二進(jìn)制自然碼和Gray碼相互轉(zhuǎn)換的電路。M=1時(shí)，完成二進(jìn)制自然碼至Gray碼的轉(zhuǎn)換；當(dāng)M=0時(shí)，完成相反的轉(zhuǎn)換。請(qǐng)說(shuō)明之。,習(xí)題3,解：由電路圖直接寫(xiě)出輸出表達(dá)式：當(dāng)M=1時(shí)，輸出表達(dá)式為：Y3=X3，Y2=X3X2，Y1=X2X1，Y0=X1X0當(dāng)M=0時(shí)，輸出表達(dá)式為：Y3=X3，Y2=X3X2Y1=X3X2X1，Y0=X3X2X1X0可見(jiàn)，當(dāng)M=1時(shí)電路確實(shí)能完成二進(jìn)制自然碼至Gray碼的轉(zhuǎn)換；當(dāng)M=0時(shí)，完成相反的轉(zhuǎn)換。,習(xí)題3,14分析圖3-60所示的組合邏輯電路，回答以下問(wèn)題：假定電路的輸入變量A,B,C和輸出函數(shù)F,G均代表1位二進(jìn)制數(shù)，請(qǐng)問(wèn)該電路實(shí)現(xiàn)什么功能？若將圖中虛線框內(nèi)的反向器去掉，即令X點(diǎn)和Y點(diǎn)直接相連，請(qǐng)問(wèn)該電路實(shí)現(xiàn)什么功能？若將圖中虛線框內(nèi)的反向器改為異或門(mén)，異或門(mén)的另一個(gè)輸入端與輸入控制變量M相連，請(qǐng)問(wèn)該電路實(shí)現(xiàn)什么功能？,習(xí)題3,解：由電路圖直接寫(xiě)出輸出表達(dá)式：F=ABC、G=B+C+BC(1)列出真值表如下表所示。,全減器,習(xí)題3,（2）若將圖中虛線框內(nèi)的反向器去掉，即令X點(diǎn)和Y點(diǎn)直接相連，則函數(shù)表達(dá)式變?yōu)椋篎=ABC、G=AB+AC+BC列出真值表如下表所示。,全加器,習(xí)題3,（3）若將圖中虛線框內(nèi)的反向器改為異或門(mén)，異或門(mén)的另一個(gè)輸入端與輸入控制變量M相連，則函數(shù)表達(dá)式變?yōu)椋篎=ABC、G=(AM)B+(AM)C+BC當(dāng)M=0時(shí)，表達(dá)式為F=ABC、G=AB+AC+BC可見(jiàn)，此時(shí)與（2）相同，實(shí)現(xiàn)全加器的功能。當(dāng)M=1時(shí)，表達(dá)式為F=ABC、G=B+C+BC可見(jiàn)，此時(shí)與（1）相同，實(shí)現(xiàn)全減器的功能。因此（3）的功能是實(shí)現(xiàn)可控的全加、全減器功能，控制變量M=0時(shí)為全加器，M=1時(shí)為全減器。,習(xí)題3,3.16設(shè)A,B,C為某密碼鎖的3個(gè)按鍵，當(dāng)A鍵單獨(dú)按下時(shí)，鎖既不打開(kāi)也不報(bào)警；只有當(dāng)A,B,C或者A,B或者A,C分別同時(shí)按下時(shí)，鎖才能被打開(kāi)；當(dāng)不符合上述條件時(shí)，將發(fā)出報(bào)警信號(hào)，試用“與非”門(mén)設(shè)計(jì)此密碼鎖的邏輯電路。解：設(shè)按鍵按下的狀態(tài)為1，沒(méi)按下為0；F為鎖是否打開(kāi)信號(hào)，打開(kāi)時(shí)F為1，否則為0；G為是否報(bào)警信號(hào)，輸出1時(shí)報(bào)警，輸出0時(shí)不報(bào)警。根據(jù)題意列真值表如下表所示。,習(xí)題3,16題真值表,習(xí)題3,根據(jù)真值表可以畫(huà)出F和G的卡諾圖如下圖所示，由卡諾圖的輸出表達(dá)式為：電路圖略,習(xí)題3,3.21設(shè)計(jì)一個(gè)1位二進(jìn)制加/減法器，該電路在M的控制下進(jìn)行加、減運(yùn)算。當(dāng)M=0時(shí)，實(shí)現(xiàn)全加器功能；當(dāng)M=1時(shí)，實(shí)現(xiàn)全減器功能。解：設(shè)被加/被減數(shù)為A、加數(shù)/減數(shù)為B、低位來(lái)的進(jìn)位/借位為C，和/差為F、向高位的進(jìn)位/借位為F，據(jù)題意列真值表如下表所示。,習(xí)題3,習(xí)題3,由真值表畫(huà)出卡諾圖如下圖所示，可得輸出表達(dá)式為：電路圖略,習(xí)題3,3.27用VHDL語(yǔ)言描述一個(gè)1位十進(jìn)制數(shù)的數(shù)值范圍指示器。電路的輸入為一位十進(jìn)制數(shù)的8421碼，當(dāng)輸入的十進(jìn)制數(shù)大于或等于5時(shí)，輸出為1，否則為0。解：程序清單如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYabove5ISPORT(bcd_in:INSTD_LOGIC_VECTOR(3DOWNTO0);f:OUTSTD_LOGIC);ENDabove5;ARCHITECTUREbehaveOFabove5IS,習(xí)題3,BEGINWITHbcd_inSELECTf=5andbcd_in10)thenf=1;elsef=0;endif;endprocess;endbehave;,習(xí)題3,3.29圖3-64所示電路有無(wú)險(xiǎn)象？若有，請(qǐng)說(shuō)明出現(xiàn)險(xiǎn)象的輸入條件，經(jīng)修改設(shè)計(jì)后畫(huà)出無(wú)險(xiǎn)象的電路圖。,習(xí)題3,解：（a）由電路圖可直接寫(xiě)出輸出函數(shù)表達(dá)式為：由表達(dá)式可知，A、D的變化存在產(chǎn)生險(xiǎn)象的可能性，進(jìn)一步用代數(shù)法驗(yàn)證可知：當(dāng)BCD=001時(shí)，可能產(chǎn)生1型險(xiǎn)象。當(dāng)ABC=110時(shí)，可能產(chǎn)生0型險(xiǎn)象。當(dāng)ABC=111時(shí)，可能產(chǎn)生0型險(xiǎn)象。F化簡(jiǎn)后為，雖然D的變化存在險(xiǎn)象的可能性，但驗(yàn)證后可知，不再會(huì)產(chǎn)生險(xiǎn)象。,習(xí)題3,由電路圖寫(xiě)出輸出函數(shù)表達(dá)式為：由表達(dá)式可知，A、B、D的變化存在險(xiǎn)象的可能性，進(jìn)一步驗(yàn)證可知：當(dāng)BCD=010時(shí)，可能產(chǎn)生0型險(xiǎn)象當(dāng)ACD=011時(shí)，可能產(chǎn)生0型險(xiǎn)象當(dāng)ABC=000時(shí)，可能產(chǎn)生1型險(xiǎn)象F化簡(jiǎn)后為，進(jìn)一步用卡諾圖（卡若圖如下圖所示）找冗余項(xiàng)后變換為：,習(xí)題3,做此類(lèi)題目時(shí)應(yīng)注意：判斷原電路圖是否有險(xiǎn)象，寫(xiě)出表達(dá)式后不能化簡(jiǎn)，因?yàn)榛?jiǎn)后就與原電路不對(duì)應(yīng)了。,習(xí)題3,3.30(1)程序?qū)崿F(xiàn)的是三人表決器的功能，a、b、c為參與表決的變量輸入，1表示同意；0表示反對(duì)。f為表決結(jié)果的輸出，1表示通過(guò)，0表示被否決。(2)程序?qū)崿F(xiàn)的是三態(tài)傳輸門(mén)的功能，當(dāng)使能信號(hào)en為1時(shí)，輸入數(shù)據(jù)din直接送到dout端口上；否則輸出端口為高阻狀態(tài)。(3)程序?qū)崿F(xiàn)的是8位單向總線緩沖器的功能，當(dāng)使能信號(hào)en為1時(shí)，8位輸入數(shù)據(jù)a直接送到輸出端b；否則輸出端為高阻狀態(tài)。,習(xí)題3,(4)程序?qū)崿F(xiàn)的是8位雙向總線緩沖器的功能，當(dāng)使能信號(hào)en和方向信號(hào)dir同時(shí)為1時(shí)，8位數(shù)據(jù)從ain傳送到bout；直接送到輸出端b；當(dāng)使能信號(hào)en為1，而方向信號(hào)dir為0時(shí)，8位數(shù)據(jù)從bin傳送到aout；直接送到輸出端；否則輸出端為高阻狀態(tài)。(5)程序?qū)崿F(xiàn)的是對(duì)8位輸入數(shù)據(jù)din求補(bǔ)的功能，補(bǔ)數(shù)輸出為dout。,習(xí)題4,1、將下圖所示的波形加在基本RS觸發(fā)器上，試畫(huà)出觸發(fā)器輸出端Q和的波形，設(shè)觸發(fā)器的初始狀態(tài)為0。解：,習(xí)題4,2、下圖所示為或非門(mén)組成的基本RS觸發(fā)器的邏輯電路和邏輯符號(hào)，試寫(xiě)出次態(tài)真值表和次態(tài)方程。解：,次態(tài)真值表,次態(tài)方程為：,習(xí)題4,3、已知同步RS觸發(fā)器的輸入信號(hào)如下圖所示，試分別畫(huà)出Q和端的波形，設(shè)觸發(fā)器初始狀態(tài)為0。解：同步RS觸發(fā)器在CP的高電平期間，輸出隨輸入的變化而變化。要注意什么情況下出現(xiàn)兩個(gè)輸出端邏輯關(guān)系破壞和狀態(tài)不定的情況，從而在實(shí)際使用中注意正確使用。輸出波形如上圖所示。,習(xí)題4,7、根據(jù)下圖所示的波形，分別畫(huà)出上升沿和下降沿D觸發(fā)器輸出端Q的波形，設(shè)初始狀態(tài)均為0。解：注意直接復(fù)位和直接置位信號(hào)不受CP控制，具有優(yōu)先控制作用。,習(xí)題4,10、試?yán)糜|發(fā)器的次態(tài)方程寫(xiě)出下圖各觸發(fā)器次態(tài)Qn+1與現(xiàn)態(tài)Qn、輸入A、B之間的邏輯函數(shù)式解：先寫(xiě)出觸發(fā)器的激勵(lì)方程，然后根據(jù)觸發(fā)器的次態(tài)邏輯函數(shù)式寫(xiě)出次態(tài)Qn+1與現(xiàn)態(tài)Qn、輸入A、B之間的邏輯函數(shù)式。,（b）,（c）,（a）,習(xí)題5,1、簡(jiǎn)化表5-37和表5-38所示的狀態(tài)表。,表5-37,表5-38,習(xí)題5,解：表5-37化簡(jiǎn)步驟如下：畫(huà)隱含表。如圖5-1所示。順序比較。得出等價(jià)的狀態(tài)對(duì)，該例沒(méi)有。關(guān)聯(lián)比較。ACCE，所以AC不等價(jià)；,習(xí)題5,列出最大等價(jià)類(lèi)。本例中得最大等價(jià)類(lèi)為(A，D)，(B，E)，(C，F(xiàn))，(G)，(H)將最大等價(jià)類(lèi)(A，D)，(B，E)，(C，F(xiàn))，（G），（H）分別用新符號(hào)a,b,c,d,e表示，得最簡(jiǎn)狀態(tài)表如下表所示。,習(xí)題5,解(b)化簡(jiǎn)步驟如下：畫(huà)隱含表。順序比較。得出相容的狀態(tài)對(duì)，（A，D），（B,C）,(C,E)。關(guān)聯(lián)比較。ABCE，所以AB相容；AEBD,則AE不相容BEBD，所以BE不相容；CECDCE，所以CD相容。得到全部相容狀態(tài)對(duì)：(A，D)，(B，C)，(C，E)，(A，B)，(C，D)。作合并圖，求最大相容類(lèi)。,習(xí)題5,作合并圖，求最大相容類(lèi)。圖中沒(méi)有構(gòu)成一個(gè)全互連多邊形，所以找到最大相容類(lèi)就是如下相容對(duì)：(A，D)，(B，C)，(C，E)，(A，B)，(C，D)。相容類(lèi)(A，D)，(B，C)，(C，E)滿(mǎn)足最小、閉合和覆蓋三個(gè)條件，所以取相容類(lèi)(A，D)，(B，C)，(C，E)，分別命名為a，b，c。得最簡(jiǎn)狀態(tài)表如下表所示。,習(xí)題5,2、根據(jù)狀態(tài)分配方法，分別對(duì)狀態(tài)表5-39和表5-40進(jìn)行狀態(tài)分配，列出二進(jìn)制狀態(tài)表。,表5-37,表5-38,習(xí)題5,解：表5-39，狀態(tài)分配的原則為：(1)在相同輸入條件下，次態(tài)相同，現(xiàn)態(tài)應(yīng)給于相鄰編碼。AB，AC，BC應(yīng)相鄰編碼；(2)在不同輸入條件下，同一現(xiàn)態(tài)的次態(tài)應(yīng)相鄰編碼。AB，BC，BD應(yīng)相鄰編碼；(3)輸出完全相同，兩個(gè)現(xiàn)態(tài)應(yīng)相鄰編碼。AB，AC，BC應(yīng)相鄰編碼。,習(xí)題5,綜合上述要求，AB，AC應(yīng)給予相鄰編碼。借用卡諾圖，很容易得到滿(mǎn)足上述相鄰要求的狀態(tài)分配方案，如圖所示。根據(jù)該圖可得狀態(tài)編碼為：A=00,B=01,C=10,D=11,習(xí)題5,解：表5-40，狀態(tài)分配的原則為：(1)在相同輸入條件下，次態(tài)相同，現(xiàn)態(tài)應(yīng)給于相鄰編碼。AD，BC，BE，CE應(yīng)相鄰編碼；(2)在不同輸入條件下，同一現(xiàn)態(tài)的次態(tài)應(yīng)相鄰編碼。BE，AD，BC應(yīng)相鄰編碼；(3)輸出完全相同，兩個(gè)現(xiàn)態(tài)應(yīng)相鄰編碼。AE應(yīng)相鄰編碼。,習(xí)題5,綜合上述要求，AD，BC，BE，CE應(yīng)給予相鄰編碼。借用卡諾圖，很容易得到滿(mǎn)足上述相鄰要求的狀態(tài)分配方案，如圖所示。根據(jù)該圖可得狀態(tài)編碼為：A=000,B=011,C=001,D=010,E=111。二進(jìn)制狀態(tài)表略（注意無(wú)關(guān)項(xiàng)）,習(xí)題5,3、試分析下圖所示的時(shí)序電路的邏輯功能，畫(huà)出狀態(tài)表和狀態(tài)圖。解：由電路圖可寫(xiě)出激勵(lì)函數(shù)、輸出函數(shù)：,習(xí)題5,將激勵(lì)函數(shù)、輸出函數(shù)表示在卡諾圖上如下圖所示，因?yàn)槭荄觸發(fā)器，該卡諾圖也就是二進(jìn)制形式的狀態(tài)表。,“1111”檢測(cè)器,表格法請(qǐng)自己練習(xí),習(xí)題5,11、試分析下圖所示的計(jì)數(shù)器在M=1和M=0時(shí)各為幾進(jìn)制。解：M=0是8進(jìn)制計(jì)數(shù)器；M=1是6進(jìn)制計(jì)數(shù)器。,習(xí)題5,12、下圖所示電路是可變進(jìn)制計(jì)數(shù)器。試分析當(dāng)控制變量A為1和0時(shí)電路各為幾進(jìn)制計(jì)數(shù)器。解：A=0是10進(jìn)制計(jì)數(shù)器；A=1是12進(jìn)制計(jì)數(shù)器。,習(xí)題5,13、設(shè)計(jì)一個(gè)可控進(jìn)制計(jì)數(shù)器，當(dāng)輸入控制變量M=0時(shí)工作在五進(jìn)制，M=1時(shí)工作在十五進(jìn)制。請(qǐng)標(biāo)出計(jì)數(shù)輸入端和進(jìn)位輸出端。解：當(dāng)M=0時(shí)，計(jì)數(shù)器計(jì)到0100時(shí)，與非門(mén)輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個(gè)時(shí)鐘脈沖來(lái)到時(shí)，將輸入端的0000送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖?，?jì)數(shù)器繼續(xù)計(jì)數(shù)。所以計(jì)數(shù)狀態(tài)從00000001001000110100再到0000進(jìn)行循環(huán)計(jì)數(shù)，實(shí)現(xiàn)5進(jìn)制計(jì)數(shù)器。當(dāng)M=1時(shí)，計(jì)數(shù)器計(jì)到1110時(shí)，與非門(mén)輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個(gè)時(shí)鐘脈沖來(lái)到時(shí)，將輸入端的0000送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖?，?jì)數(shù)器繼續(xù)計(jì)數(shù)。所以計(jì)數(shù)狀態(tài)從000000010010001101000101011001111000100110101011110011011110再到0000進(jìn)行循環(huán)計(jì)數(shù)，實(shí)現(xiàn)15進(jìn)制計(jì)數(shù)器。,習(xí)題5,習(xí)題5,解法2：,習(xí)題5,18作1010序列檢測(cè)器的狀態(tài)圖、狀態(tài)表。已知檢測(cè)器的輸入輸出序列如下(序列可以重疊)。輸入：0010100101010110輸出：0000010000101000解：狀態(tài)圖、狀態(tài)表為：,習(xí)題5,21、試用JK觸發(fā)器設(shè)計(jì)一個(gè)“101”序列檢測(cè)器。該同步時(shí)序網(wǎng)絡(luò)有一根輸入線x，一根輸出線Z。對(duì)應(yīng)于每個(gè)連續(xù)輸入序列“101”的最后一個(gè)1，輸出Z=1，其它情況下Z=0。例如：x010101101Z000101001解：根據(jù)題意得狀態(tài)圖、狀態(tài)表：,（注意：序列允許重疊）,習(xí)題5,對(duì)狀態(tài)表進(jìn)行狀態(tài)分配。令A(yù)、B、C分別為00、01、10?？傻肶-Z矩陣如下：根據(jù)Y-Z矩陣可以得到電路的次態(tài)方程和輸出方程：,習(xí)題5,作如下變換并與觸發(fā)器的次態(tài)方程比較得：電路圖略,習(xí)題5,25、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clock,clear,count:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDcounter;ARCHITECTUREoneOFcounterISSIGNALpre_q:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clock,clear,count)BEGINIFclear=1THENpre_q=pre_q-pre_q;ELSIF(clock=1ANDclockEVENT)THENIFcount=1THENpre_q=pre_q+1;ENDIF;ENDIF;ENDPROCESS;q=pre_q;ENDONE;,功能：16進(jìn)制計(jì)數(shù)器信號(hào)作用：clock：時(shí)鐘clear：異步清零count：計(jì)數(shù)控制q：狀態(tài)輸出,習(xí)題5,25、,習(xí)題5,26（1）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clk,clr_1,ld_1,enp,ent:INSTD_LOGIC;d:INstd_logic_vector(3DOWNTO0);q:OUTstd_logic_vector(3DOWNTO0);rco:OUTSTD_LOGIC);ENDcounter;ARCHITECTUREoneOFcounterISSIGNALiq:std_logic_vector(3DOWNTO0);BEGINPROCESS(clk,ent,enp,iq)BEGINIFclkEVENTANDclk=1THENIFclr_1=1THENiq0);ELSIFld_1=0THENiq=d;ELSIF(entANDenp)=1AND(iq=9)THENiq=(0,0,0,0);ELSIF(entANDenp)=1THENiq=iq+1;ENDIF;ENDIF;,IF(iq=9)AND(ent=1)THENrco=1;ELSErco=0;ENDIF;ENDPROCESS;q=iq;ENDONE;,習(xí)題5,功能：10進(jìn)制計(jì)數(shù)器（類(lèi)似74160）,習(xí)題5,26（2）：10進(jìn)制計(jì)數(shù)器（74160），請(qǐng)與26（1）比較26（3）狀態(tài)圖如下圖，可見(jiàn)實(shí)現(xiàn)的是“101”序列檢測(cè),習(xí)題6,1、圖6-81所示電路中的每一方框均為輸出低電平有效的2-4線譯碼器，其使能端為低電平有效。要求：(1)寫(xiě)出電路工作時(shí)，的邏輯表達(dá)式。(2)說(shuō)出電路的邏輯功能。,習(xí)題6,解：（1）當(dāng)CD=00時(shí)，=0，即=0，上面一排最左邊的譯碼器工作，此時(shí)當(dāng)AB=0時(shí)，=0。因此，的邏輯表達(dá)式為。同理可以寫(xiě)出其他幾個(gè)邏輯表達(dá)式為：（2）由（1）的分析可知該電路實(shí)現(xiàn)的是4-16線譯碼器的功能。其中A、B、C、D為譯碼輸出端，為低電平有效的譯碼輸出端。,習(xí)題6,4、由3-8線譯碼器74LS138和8選1數(shù)據(jù)選擇器74LS151組成的電路如下圖所示，圖中X2X1X0和Z2Z1Z0為2個(gè)3位二進(jìn)制數(shù)。試分析此電路所完成的邏輯功能。,習(xí)題6,解：74LS138和74LS151的使能端、,恒為有效電平。當(dāng)輸入X2X1X0和Z2Z1Z0同時(shí)為0時(shí)，輸出Y=（此時(shí)為1）；當(dāng)輸入X2X1X0=000而Z2Z1Z0=001時(shí)，輸出Y=（此時(shí)為0，為1）。同理可知，當(dāng)X2X1X0=Z2Z1Z0時(shí)，輸出Y=0；當(dāng)X2X1X0Z2Z1Z0時(shí)，輸出Y=1。綜上分析，該電路實(shí)現(xiàn)的是判斷兩個(gè)3位二進(jìn)制數(shù)值是否相等的數(shù)值比較器，當(dāng)輸入X=Z時(shí)，輸出Y=0；否則，Y=1。,習(xí)題6,6、分析下圖所示的由8選1數(shù)據(jù)選擇器組成的電路，說(shuō)明其實(shí)現(xiàn)的邏輯功能。,習(xí)題6,解：由8選1數(shù)據(jù)選擇器的功能和本題的