ic設(shè)計(jì)流程工具

數(shù)字設(shè)計(jì)ic芯片流程前端設(shè)計(jì)的主要流程：1、 規(guī)格制定芯片規(guī)格: 芯片需要達(dá)到的具體功能和性能方面的要求2、 詳細(xì)設(shè)計(jì)就是根據(jù)規(guī)格要求，實(shí)施具體架構(gòu)，劃分模塊功能。3、 HDL編碼使用硬件描述語(yǔ)言（vhdl Verilog hdl ）將功能以代碼的形式描述實(shí)現(xiàn)。換句話也就是說(shuō)將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述起來(lái)，形成RTL代碼(使用cadence軟件)4、 仿真驗(yàn)證仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，仿真驗(yàn)證工具M(jìn)entor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-Verilog均可以對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)證？（使用Cadence或Modelsim或Synopsys的VCS等軟件）5、 STAStatic Timing Analysis（STA），靜態(tài)時(shí)序分析，屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。（Synopsys的Prime Time）6、 形式驗(yàn)證是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。（形式驗(yàn)證工具有Synopsys的Formality）從設(shè)計(jì)程度上來(lái)講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級(jí)網(wǎng)表電路Backend design flow后端設(shè)計(jì)流程：1、DFTDesign ForTest，可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來(lái)的測(cè)試。DFT的常見方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧?。關(guān)于DFT，有些書上有詳細(xì)介紹，對(duì)照?qǐng)D片就好理解一點(diǎn)。（DFT工具Synopsys的DFT Compiler）2、布局規(guī)劃(FloorPlan)布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。（工具為Synopsys的Astro）3、CTSClock Tree Synthesis，時(shí)鐘綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線。由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對(duì)稱式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。CTS工具，（Synopsys的Physical Compiler）4、布線(Place & Route)這里的布線是指普通信號(hào)布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說(shuō)90nm工藝，實(shí)際上就是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長(zhǎng)度。（工具Synopsys的Astro）5、寄生參數(shù)提取由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問(wèn)題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證，分析信號(hào)完整性問(wèn)題是非常重要的。（工具Synopsys的Star-RCXT）6、版圖物理驗(yàn)證對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目很多，如LVS（Layout Vs Schematic）驗(yàn)證，簡(jiǎn)單說(shuō)，就是版圖與邏輯綜合后的門級(jí)電路圖的對(duì)比驗(yàn)證；DRC（Design Rule Checking）：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求，ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開路等電氣規(guī)則違例；等等。工具為Synopsys的Hercules實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設(shè)計(jì)）問(wèn)題。物理版圖驗(yàn)證完成也就是整個(gè)芯片設(shè)計(jì)階段完成。7、物理版圖以GDSII的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實(shí)際的電路，8、再進(jìn)行封裝和測(cè)試。注釋：（1）VCS是編譯型Verilog模擬器 簡(jiǎn)稱VCS.（2）Design Compiler為Synopsys公司邏輯合成工具，簡(jiǎn)稱DC （3） IC Compiler是Synopsys新一代布局布線系統(tǒng)（Astro是前一代布局布線系統(tǒng)）.簡(jiǎn)稱ICC （4）PrimeTime是針對(duì)復(fù)雜、百萬(wàn)門芯片進(jìn)行全芯片、門級(jí)靜態(tài)時(shí)序分析的工具。簡(jiǎn)稱PT.（5）HerculesTM可以進(jìn)行層次化的物理層驗(yàn)證，以確保版圖與芯片的一致性（6）Star-RCXT是電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域內(nèi)寄生參數(shù)提取解決方案的黃金標(biāo)準(zhǔn)（7）Synopsys 的LEDA是一種可編程代碼設(shè)計(jì)規(guī)則檢查器，它提供全芯片級(jí)混合語(yǔ)言（Verilog和 VHDL）處理能力,從而加快了復(fù)雜的SOC設(shè)計(jì)的開發(fā)（8）Formality是一種等效性檢測(cè)工具，采用形式驗(yàn)證的技術(shù)來(lái)判斷一個(gè)設(shè)計(jì)的兩個(gè)版本在功能上是否