加法器電路設(shè)計全加器

1、可編輯課 設(shè) 報 告課程名稱 集成電路設(shè)計方向綜合課程設(shè)計 實(shí)驗(yàn)項(xiàng)目 加法器 實(shí)驗(yàn)儀器 PC機(jī)、candence軟件 系 別_理學(xué)院 _ 姓 名_ 楊凱 _ _實(shí)驗(yàn)日期 _ _成 績 _ 目錄一、概述31.1課題背景41.2課題意義4二、設(shè)計流程5三、課設(shè)內(nèi)容5四、實(shí)驗(yàn)原理54.1 加法器基本原理54.1.1 半加器基本原理54.1.2 全加器基本原理64.2. 鏡像加法器8五、上機(jī)步驟：105.1. 畫電路圖步驟105.2 畫版圖步驟11六、加法器電路圖：116.1 原理圖：126.2 全加器電路圖結(jié)構(gòu)136.3 自己畫的電路圖136.4 波形驗(yàn)證：146.5 tran（瞬態(tài)）分析146.6

2、 波形輸出參數(shù)156.7 28管全加器網(wǎng)表176.8 仿真波形186.9 編譯仿真波形結(jié)果分析18七、版圖設(shè)計197.1版圖19版圖（Layout）是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。版圖的設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計規(guī)則 。版圖在設(shè)計的過程中要進(jìn)行定期的檢查，避免錯誤的積累而導(dǎo)致難以修改。版圖設(shè)計流程：197.2 版圖設(shè)計規(guī)則207.3修改前版圖217.4 修改后版圖22八、課設(shè)心得23一、概述集成電路是采用專門的設(shè)計技術(shù)和特殊的集成工

3、藝技術(shù)，把構(gòu)成半導(dǎo)體電路的晶體管、二極管、電阻、電容等基本單元器件，制作在一塊半導(dǎo)體單晶片（例如硅或者砷化鎵）或者陶瓷等絕緣基片上，并按電路要求完成元器件間的互連，再封裝在一個外殼內(nèi)，能完成特定的電路功能或者系統(tǒng)功能，所有的元器件及其間的連接狀態(tài)、參數(shù)規(guī)范和特性狀態(tài)、試驗(yàn)、使用、維護(hù)、貿(mào)易都是不可分割的統(tǒng)一體，這樣而得的電路即是集成電路。全加器作為基本的運(yùn)算單元，在很多VLSI系統(tǒng)中都有很廣泛的應(yīng)用，是構(gòu)建微處理器和DSP等運(yùn)算電路的核心。隨著信息技術(shù)的不斷發(fā)展，VLSI的集成度不斷提高，人們對運(yùn)算電路速度、功耗提出了新的要求，以降低功耗提高速度為目標(biāo)，許多解決方案不斷被提出。如果能將速度、功

4、耗、面積這些性能改進(jìn)，勢必對集成電路整體性能有所提升。本文基于國際SMIC 0.18m 1P6M 數(shù)字工藝、1.8V電源電壓，計了一種電路結(jié)構(gòu)簡單，延時小，功耗低，芯片面積小的全加器結(jié)構(gòu)；該全加器單元共用11只晶體管，通過在關(guān)鍵路徑上采用三管XNOR門實(shí)現(xiàn)高速進(jìn)位鏈，并且用反相器補(bǔ)充由于閾值電壓損失造成的關(guān)鍵路徑上邏輯電位的下降，滿足了高速和低功耗的要求；用Verilog代碼實(shí)現(xiàn)了全加器電路功能；使用cadence軟件，繪制了全加器原理圖、對原理圖進(jìn)行編譯仿真，并驗(yàn)證了仿真結(jié)果。本文提出的全加器結(jié)構(gòu)在速度、功耗、面積性能上均有很大的提升。The integrated circuit is th

5、e use of a special design techniques and special integration technology, the transistors constituting the semiconductor circuit, diodes, resistors, capacitors, and other basic single components, fabricated in a semiconductor single wafer (e.g. silicon or gallium arsenide) or a ceramic insulatingon t

6、he base sheet, and press the circuit required to complete the interconnection between the components, and then encapsulated in a housing, to complete a specific circuit function or system function, and all of the components and their connection status, parameter specifications and characteristics of

7、 state, trial,use, maintenance, are indivisible unity of the trade, derived from the circuit so that the integrated circuit.The full-adder as the basic computing unit, has a very wide range of applications in many VLSI systems is to build the core of the microprocessor and DSP arithmetic circuit. Wi

8、th the continuous development of IT, VLSI integration and speed of the arithmetic circuit, power consumption, new requirements, increase speed to reduce power consumption as the goal, many solutions are constantly being raised. If you can speed, power and area performance improvements, the bound has

9、 improved the overall performance of integrated circuits.Based on the International SMIC 0.18m 1P6M digital process, supply voltage 1.8V, namely, a circuit structure is simple, small delay, low power consumption, small chip area of the full adder structure; the unit share 11 transistors, three XNOR

10、gate in the critical path to achieve high-speed carry chain, and to supplement the decline in the potential of logic on the critical path due to the loss of threshold voltage caused by the inverter to meet the requirements of high-speed and low power consumption. Verilog code to achieve the function

11、ality of the full adder circuit; cadence software, draw a schematic diagram of the full adder, compiled simulation, schematic and verify the simulation results. The full adder structure proposed in this paper have greatly improved in speed, power and area performance.1.1課題背景隨著半導(dǎo)體集成電路制造工藝不斷進(jìn)步，特征尺寸不斷縮

12、小，工藝特征尺寸縮小到納米級；工藝技術(shù)對結(jié)構(gòu)的影響通過幾十年的積累產(chǎn)生了質(zhì)的變化，關(guān)于納米工藝下的CMOS集成電路設(shè)計的研究也越來越重要。隨著集成電路的設(shè)計進(jìn)入到納米時代，片內(nèi)晶體管數(shù)目的增加，大大增加了芯片復(fù)雜度，晶體管特征尺寸的縮小則增加了物理設(shè)計的難度(納米級的物理設(shè)計需要考慮串?dāng)_、片內(nèi)參數(shù)漂移、可生產(chǎn)性、電源完整性等一系列問題)，這些都大幅度增加了設(shè)計成本及設(shè)計周期。在018微米之后晶體管工作電壓難以隨著工藝的進(jìn)步而降低，雖然每個晶體管的功耗隨著特征尺寸的縮小有所減少，但晶體管數(shù)目的增加以及主頻的提高使得整個芯片的功耗大幅度增加，這部分功耗在芯片上產(chǎn)生熱量使得芯片溫度上升，會導(dǎo)致芯片效

13、率降低或者操作錯誤，也會使得便攜式電子產(chǎn)品的電池壽命降低。所以在納米工藝條件下對集成電路新結(jié)構(gòu)的探索和追求以及對功耗問題的研究已經(jīng)成為芯片系統(tǒng)設(shè)計的主題，更是集成電路領(lǐng)域一直發(fā)展的趨勢。全加器需要兩個半加器組合，即全加器需要復(fù)雜性強(qiáng)得多的體系來完成邏輯運(yùn)算。近年來，實(shí)現(xiàn)全加器的各種邏輯類型相繼被提出來，根本目的在于提高全加器速度和降低功耗。由于全處理器需要更復(fù)雜性的分子體系，所以對全加器的性能有著越來越高的要求，總的來說，設(shè)計的魯棒性、硅片面積、可靠性、驅(qū)動能力、輸出閾值損失、延遲和功耗這些都可以作為衡量加法器性能的指標(biāo)。是設(shè)計全加器時需要著重考慮的因素。1.2課題意義 全加器作為基本的運(yùn)算單

14、元，在很多VLSI系統(tǒng)中都有很廣泛的應(yīng)用，是構(gòu)建CPU和DSP等運(yùn)算電路的核心，其速度和功耗以及面積等的性能將直接影響到整個集成電路的表現(xiàn)；如果能將這些性能改進(jìn)，勢必對集成電路整體性能有所提升；而隨著信息技術(shù)的不斷發(fā)展，人們對低功耗，高性能和高集成度的不斷追求，電源電壓不斷降低，特征尺寸不斷減小，已經(jīng)達(dá)到納米級水平，由此在集成電路設(shè)計中越來越多新的物理效應(yīng)需要加以考慮，比如低電源電壓下的信號驅(qū)動能力、互連延遲，納米集成電路的漏電，功耗密度和物理實(shí)現(xiàn)等等；這些對低功耗高速度的追求對在納米工藝下設(shè)計全加器的提出了許多挑戰(zhàn)。本文提出的11晶體管1位全加器，較當(dāng)今各種文獻(xiàn)介紹的全加器結(jié)構(gòu)在速度和功耗以

15、及尺寸上都有很大提升。二、設(shè)計流程基于SMIC 0.18m 1P6M 納米CMOS工藝，設(shè)計了一種電路結(jié)構(gòu)簡單，延時小，功耗低，芯片面積小的全加器結(jié)構(gòu)，該全加器單元共只用了28個只晶體管。用Candence的Virtuso軟件完成了電路原理圖的繪制、編譯、仿真等工作，并進(jìn)行結(jié)果分析。并完成版圖的設(shè)計，和布局布線。三、課設(shè)內(nèi)容1. 查找文獻(xiàn)，設(shè)計一個加法器電路；2. 給予Candence的Virtuso平臺畫出電路圖；3. 采用Spectre對加法器進(jìn)行仿真，主要仿真內(nèi)容：加法器功能、負(fù)載電容、功耗；4. 基于Virtuso平臺畫出加法器電路的版圖，包括MOS晶體管的版圖；5. 提交課設(shè)報告；6

16、完成答辯。四、實(shí)驗(yàn)原理4.1 加法器基本原理加法器有全加器和半加器之分。全加器和半加器的區(qū)別在于，全加器有三個輸入，半加器有兩個輸入，既全加器比半加器多了一個來自低位的進(jìn)位輸入，但全加器可由兩個半加器構(gòu)成。4.1.1 半加器基本原理1）半加器原理一個半加器有兩個輸入x和y以及兩個輸出（和s與進(jìn)位輸出c）。半加器表達(dá)式:s=xy (2-1)c=x.y； (2-2)其中x和y是輸入，s為和，c為進(jìn)位輸出。2）半加器真值表xySc0000011010101101表2.1 半加器真值表3）半加器門級邏輯 圖2.1 半加器邏輯圖 圖2.2 半加器符號4.1.2 全加器基本原理1）全加器原理全加器是一個能

17、對兩個一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及向高位“進(jìn)位”的邏輯電路，該電 路有3個輸入變量，分別是兩個加數(shù) a和b 和一個低位 C，兩個輸出變量，分別是本位Sum和高進(jìn)位 CARRY。一位全加器的邏輯表達(dá)式：Sum=ABC (2-3)CARRY=AB+ C（A+ B） (2-4)其中 A，B 為加數(shù)和被加數(shù)，C為進(jìn)位輸入；SUM 為和，CARRY是進(jìn)位輸出；2）全加器邏輯 圖2.3 全加器門及邏輯圖 圖2.4 基于半加器的全加器設(shè)計圖3）一位全加器的真值表表2.2 全加器真值表C是進(jìn)位輸入，A和B是加法器的輸入，sum是和輸出，carry是進(jìn)位輸出、當(dāng)加法器內(nèi)部產(chǎn)生進(jìn)位輸

18、出CARRY時，進(jìn)位產(chǎn)生函數(shù)C（即A,B）為1.當(dāng)進(jìn)位傳輸函數(shù)P（即：A+B）為1時，進(jìn)位輸入信號C傳送到進(jìn)位輸出CARRY端，即此時若C=1.則CARRY=1。 通過優(yōu)化進(jìn)位門，可以減小逐位進(jìn)位。例如，對組合邏輯加法器可做如下優(yōu)化： （1）把進(jìn)位輸入信號C控制的MOS管放置在靠近輸出端的地方，使其他各輸入信號能夠先對門電路進(jìn)行控制，以減少受C控制的MOS管的襯偏調(diào)制效應(yīng)。 （2）在求“和”門中，柵極與carry相連的所有MOS管采用最小的尺寸，以使carry信號的電容負(fù)載最小。這個信號的連線也盡可能地短，并且少用擴(kuò)散區(qū)作為連線。4.2. 鏡像加法器4.3. 電路圖五、上機(jī)步驟：5.1. 畫電

19、路圖步驟1. 打開PC機(jī)；2. 打開虛擬機(jī)進(jìn)入Linux環(huán)境；3. 在桌面按右鍵選擇新建終端；4. 輸入icfb 進(jìn)入操作環(huán)境；5. 建立自己的庫文件；6. 畫原理圖，保存并檢查錯誤；7. 更改各個器件的參數(shù)；8. 設(shè)置仿真環(huán)境；9. 選擇要觀察的線路；10. 查看波形是否符合要求，不符合要求就去原理圖改輸入信號，然后再從新按步驟進(jìn)行操作，直到符合要求。11. 調(diào)器件畫版圖12. 檢查布局布線規(guī)則5.2 畫版圖步驟在做完電路圖的基礎(chǔ)上畫版圖：1 添加畫版圖的文件2 輸入icfb& 進(jìn)入操作環(huán)境3 Tools-Technology File Manager-Attach(選擇自己的庫和所加庫對應(yīng)

20、即可)4 在自己的庫文件下建立一個單元文件，畫版圖，保存并檢查錯誤六、加法器電路圖： 6.1 原理圖：6.2 全加器電路圖結(jié)構(gòu)6.3 自己畫的電路圖6.4 波形驗(yàn)證：采用0.18um工藝模型本設(shè)計是基于180納米工藝實(shí)現(xiàn)的。6.5 tran（瞬態(tài)）分析瞬態(tài)仿真分析是在給定的輸入激勵下，在設(shè)定的時間范圍內(nèi)計算電路的時域瞬態(tài)響應(yīng)性能。要驗(yàn)證設(shè)計電路的穩(wěn)定性，速度，精確度等問題必須經(jīng)過各種情況下的瞬態(tài)分析才能做出正確的判斷。圖：5.3 瞬態(tài)分析6.6 波形輸出參數(shù) 仿真波形共有五個參數(shù)，輸入A、B、C，輸出SUM、CARRY圖5.4 波形輸出參數(shù)6.7 28管全加器網(wǎng)表6.8 仿真波形6.9 編譯仿

21、真波形結(jié)果分析1）仿真結(jié)果驗(yàn)證如圖所示：波形有輸入A、B、C；輸出CARRY和Sum經(jīng)計算驗(yàn)證滿足全加器輸入輸出公式：Sum=ABC (2-3)CARRY=AB+ C（A+ B） (2-4)所以編譯和仿真的結(jié)果正確。2）噪聲影響圖中的全加器的輸出波形存在毛刺，是因?yàn)橛性肼暤脑?，屬于正常現(xiàn)象不影響輸出波形結(jié)果。七、版圖設(shè)計7.1版圖版圖（Layout）是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。版圖的設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計規(guī)則 。版圖在設(shè)計

22、的過程中要進(jìn)行定期的檢查，避免錯誤的積累而導(dǎo)致難以修改。版圖設(shè)計流程：1）系統(tǒng)規(guī)范化說明（System Specification）包括系統(tǒng)功能、性能、物理尺寸、設(shè)計模式、制造工藝、設(shè)計周期、設(shè)計費(fèi)用等等。2）功能設(shè)計（Function Design）將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計出來。通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖。3）邏輯設(shè)計（Logic Design） 這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計結(jié)果，有時也采用布爾表達(dá)式來表示設(shè)計結(jié)果。4）電路設(shè)計（Circuit Design）電路設(shè)計是將邏輯設(shè)計表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。 5）物理設(shè)計（Physical Des

23、ign or Layout Design）物理設(shè)計或稱版圖設(shè)計是VLSI設(shè)計中最費(fèi)時的一步。它要將電路設(shè)計中的每一個元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。6）設(shè)計驗(yàn)證（Design Verification）在版圖設(shè)計完成以后，非常重要的一步工作是版圖驗(yàn)證。主要包括：設(shè)計規(guī)則檢查（DRC）、版圖的電路提?。∟E）、電學(xué)規(guī)檢查（ERC）和寄生參數(shù)提取（PE） 7.2 版圖設(shè)計規(guī)則用特定工藝制造電路的物理掩膜版圖都必須遵循一系列幾何圖形排列的規(guī)則，這些規(guī)則稱為版圖設(shè)計規(guī)則。設(shè)計規(guī)則是以晶圓廠實(shí)際制造過程為基準(zhǔn)，經(jīng)過實(shí)際驗(yàn)證過的一整套參數(shù)，是進(jìn)行版圖設(shè)計必須遵守的規(guī)則，版圖設(shè)計是否符合設(shè)計規(guī)則是流片是否成功的一個關(guān)鍵。設(shè)計規(guī)則包括幾何規(guī)則、電學(xué)規(guī)則以及走線規(guī)則。設(shè)計規(guī)則可分類為：1）拓?fù)湓O(shè)計規(guī)則（絕對值）：最