2018年4月電子電路EDA答案

1、一、單項(xiàng)選擇題1.B 2.D 3.C 4.D 5.A6.C 7.A 8.B 9.C 10.D11.A 12.A 13.B 14.D 15.B二、名詞解釋題16.電子設(shè)計(jì)自動(dòng)化（Electronics Design Automation）17.硬件描述語(yǔ)言（Hardware Description Language ）18.知識(shí)產(chǎn)權(quán)核(intellectual propertycore)三、判斷改錯(cuò)題19.對(duì)。20.對(duì)。21.錯(cuò)。交換“硬IP Core”和“軟IP Core”的位置22.錯(cuò)。將“功能仿真”改為“時(shí)序仿真”四、簡(jiǎn)答題23. 傳統(tǒng)的設(shè)計(jì)方法都是自底向上的，即首先確定可用的元器件，然后

2、根據(jù)這些器件進(jìn)行邏輯設(shè)計(jì)，完成各模塊后進(jìn)行連接，并形成系統(tǒng)，最后經(jīng)調(diào)試、測(cè)量看整個(gè)系統(tǒng)是否達(dá)到規(guī)定的性能指標(biāo)。這種設(shè)計(jì)方法常常受到設(shè)計(jì)者的經(jīng)驗(yàn)及市場(chǎng)器件情況等因素的限制，且沒(méi)有明顯的規(guī)律可循。另外，系統(tǒng)測(cè)試在系統(tǒng)硬件完成后進(jìn)行，如果發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)需要修改，則需要重新制作電路板，重新購(gòu)買器件，重新調(diào)試與修改設(shè)計(jì)。整個(gè)修改過(guò)程需要花費(fèi)大量的時(shí)間與經(jīng)費(fèi)。再者，傳統(tǒng)的電路設(shè)計(jì)方式是原理圖設(shè)計(jì)方式，而原理圖設(shè)計(jì)的電路對(duì)于復(fù)雜系統(tǒng)的設(shè)計(jì)、閱讀、交流、修改、更新和保存都十分困難，不利于復(fù)雜系統(tǒng)的任務(wù)分解與綜合?；贓DA技術(shù)的所謂“自頂向下”的設(shè)計(jì)方法主要采用并行工程和“自頂向下”的設(shè)計(jì)方法，使開發(fā)者從一開始

3、就要考慮到產(chǎn)品生成周期的諸多方面，包括質(zhì)量、成本、開發(fā)時(shí)間及用戶的需求等。該設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，由于采用高級(jí)語(yǔ)言描述，因此能在系統(tǒng)級(jí)采用仿真手段驗(yàn)證設(shè)計(jì)的正確性，然后再逐級(jí)設(shè)計(jì)底層的結(jié)構(gòu)，用VHDL、Verilog HDL等硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行電路描述，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐??！白皂斚蛳隆痹O(shè)計(jì)方法的特點(diǎn)表現(xiàn)在以下幾個(gè)方面：(1) 基于可編程邏輯器件PLD和EDA開發(fā)工具支撐。(2) 采用系統(tǒng)級(jí)、電路級(jí)和門級(jí)的逐級(jí)仿真技術(shù)，以便及早發(fā)現(xiàn)問(wèn)題，進(jìn)而修改設(shè)計(jì)方案。(3)

4、 現(xiàn)代的電子應(yīng)用系統(tǒng)正向模塊化發(fā)展，或者說(shuō)向軟、硬核組合的方向發(fā)展。對(duì)于以往成功的設(shè)計(jì)成果稍作修改、組合就能投入再利用，從而產(chǎn)生全新的或派生的設(shè)計(jì)模塊。(4) 由于采用的是結(jié)構(gòu)化開發(fā)手段，所以可實(shí)現(xiàn)多人多任務(wù)的并行工作方式，使復(fù)雜系統(tǒng)的設(shè)計(jì)規(guī)模和效率大幅度提高。(5) 在選擇器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。24. 隨著集成度的不斷提高，IC行業(yè)的產(chǎn)品更新?lián)Q代的周期越來(lái)越短，使用IP Core能更快地完成大規(guī)模電路的設(shè)計(jì)；利用IP Core可使設(shè)計(jì)師不必了解設(shè)計(jì)芯片所需要的所有技術(shù)，從而降低了芯片設(shè)計(jì)的技術(shù)難度；調(diào)用IP Core能避免重復(fù)勞動(dòng)，大大減輕了工程師的負(fù)擔(dān)；復(fù)制IP

5、 Core是不需要花費(fèi)任何代價(jià)的。因此，使用IP Core稱為目前現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。25. 在整個(gè)設(shè)計(jì)流程中仿真的地位十分重要，行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級(jí)系統(tǒng)的測(cè)試等，都離不開仿真。完成設(shè)計(jì)輸入并成功進(jìn)行編譯僅能說(shuō)明設(shè)計(jì)符合一定的語(yǔ)法規(guī)范，并不能說(shuō)明設(shè)計(jì)功能的正確性，因?yàn)樵谛酒瑑?nèi)部存在著傳輸延時(shí)，工作時(shí)并不一定嚴(yán)格按照程序運(yùn)行。此外，在高頻的情況下，對(duì)時(shí)鐘的建立時(shí)間和保持時(shí)間等都有嚴(yán)格的要求，所以實(shí)際運(yùn)行的結(jié)果與程序往往不相符或毛刺過(guò)多，只有通過(guò)仿真才能了解程序在芯片內(nèi)部的工作情況，然后根據(jù)情況和需要進(jìn)行修改和優(yōu)化，以便于在成品前發(fā)現(xiàn)問(wèn)題，進(jìn)而解決問(wèn)題，完善

6、設(shè)計(jì)。所以，在現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中需要進(jìn)行系統(tǒng)仿真。26. CPLD中的邏輯單元采用PAL結(jié)構(gòu)，由于這樣的單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，故互連關(guān)系簡(jiǎn)單，一般通過(guò)集總總線即可實(shí)現(xiàn)，與FPGA同樣集成規(guī)模的芯片相比內(nèi)部觸發(fā)器的數(shù)量較少。邏輯單元功能強(qiáng)大的CPLD還具有很寬的輸入結(jié)構(gòu)，適用于實(shí)現(xiàn)高級(jí)的有限狀態(tài)機(jī)，如控制器等，這種系統(tǒng)邏輯復(fù)雜，輸入變量多，但對(duì)觸發(fā)器的需求量相對(duì)較少。FPGA邏輯單元采用查找表結(jié)構(gòu)，每單元只有一個(gè)或兩個(gè)觸發(fā)器，這樣的工藝結(jié)構(gòu)占用芯片面積小、速度高，每塊芯片上能集成的單元數(shù)多，但邏輯單元的功能較弱。要實(shí)現(xiàn)一個(gè)較復(fù)雜的邏輯功能，需要幾個(gè)這樣的單元組合才能完成。小單

7、元的FPGA較適合數(shù)據(jù)型系統(tǒng)，這種系統(tǒng)所需的觸發(fā)器數(shù)量多，但邏輯相對(duì)簡(jiǎn)單。五、程序分析題27.（）data_in1 data_temp（）2b00 2b0128.reg always六、編程題29.module BCD_Dec7(data_in,data_out); output6:0 data_out; input3:0 data_in; reg6:0 data_out; always (data_in) begin case(data_in) 4b0000: q=7b0111111; 4b0001: q=7b0000110; 4b0010: q=7b1011011; 4b0011: q=7

8、b1001111; 4b0100: q=7b1100110; 4b0101: q=7b1101101; 4b0110: q=7b1111101; 4b0111: q=7b0000111; 4b1000: q=7b1111111; 4b1001: q=7b1101111; default: q=8b0111111; endcase endendmodule30.module FSM(clk,din,reset,out);input clk,din,reset;output out;reg1:0 state,next_state;parameter idle=2b00,s1=2b01,s2=2b1

9、0;always (posedge clk) /狀態(tài)更新 begin if(reset) state=idle; else state=next_state; begin/根據(jù)當(dāng)前狀態(tài)和輸入，計(jì)算下一個(gè)狀態(tài)和輸出always (state or din) begincase(state)idle:begin if(din) begin next_state=s1; out=0; end else begin next_state=idle; out=0;end end s1:begin if(din) begin next_state=s1; out=0; end else begin next_state=s2; out=0;end ends2:begin