JESD79-4第2章DDR4SDRAM引腳描述

1、JESD79-4 第2章 DDR4 SDRAM 引腳描述信號(hào)名方向功能描述CK_t,CK_cInput差分時(shí)鐘輸入。所有的地址、控制信號(hào)都是通過CK_t的上升沿與CK_C的下降沿進(jìn)行采樣的CKE,(CKE1)Input時(shí)鐘使能：CKE為高電平時(shí)，啟動(dòng)內(nèi)部時(shí)鐘信號(hào)、設(shè)備輸入緩沖以及輸出驅(qū)動(dòng)單元。CKE低電平時(shí)則關(guān)閉上述單元。當(dāng)CKE為低電平時(shí)，可使設(shè)備進(jìn)入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。CKE與SELF REFRESH退出命令是同步的。在上電以及初始化序列過程中，VREFCA與VREF將變得穩(wěn)定，并且在后續(xù)所有的操作過

2、程中都要保持穩(wěn)定，包括SELF REFRESH過程中。CKE必須在讀寫操作中保持穩(wěn)定的高電平。在POWER DOWN過程中，除CK_t，CK_c，ODT以及CKE以外的所有輸入緩沖都是關(guān)閉的。在SELF REFRESH過程中，出CKE以外的所有輸入緩沖都是關(guān)閉的。CS_n,(CS1_n)Input片選信號(hào)：當(dāng)CS_n鎖存為高電平時(shí)，所有的命令都被忽略。在多Rank的系統(tǒng)中，CS_n信號(hào)可用來選擇外部Rank，且此信號(hào)還顆作為命令編碼的一部分。C0,C1,C2InputCHIP ID：在通過TSV實(shí)現(xiàn)的248層高的3DS堆棧元件系統(tǒng)中，此信號(hào)用來選擇每一個(gè)slice。CHIP ID可以作為命令編

3、碼的一部分。ODT,(ODT1)Input片上終結(jié)電阻：ODT信號(hào)可使能DDR4 SDRAM內(nèi)部的RTT_NOM終結(jié)電阻。在x8配置中，ODT僅對(duì)每個(gè)DQ、DQS_t、DQS_c以及DM_nDBI_nTDQS_tNUTDQS_c有用。在x16配置中，ODT僅對(duì)DQ、DQSU_t、DQSU_c、DQSL_t、DQSL_c、DMU_n以及DML_n有用。當(dāng)MR1寄存器中禁止RTT_NOM時(shí)，ODT信號(hào)將不起作用。ACT_nInput激活命令輸入：此信號(hào)有效代表有一個(gè)激活命令輸入，同時(shí)需要CS_n信號(hào)有效。此信號(hào)有效時(shí)，RAS_nCAS_nWE_n將作為行地址的A16A15A14來使用。RAS_nA

4、16，CAS_nA15，WE_nA14Input命令輸入：此組命令與CS_n可構(gòu)成當(dāng)前命令的輸入編碼，有多重含義。例如，當(dāng)ACT命令時(shí)，即ACT_n信號(hào)為低電平，這三個(gè)信號(hào)作為地址線使用，而當(dāng)非ACT命令時(shí)，即ACT_n信號(hào)為高電平，這三個(gè)信號(hào)作為命令編碼使用，例如讀、寫等其他命令操作都可通過這三個(gè)信號(hào)組合實(shí)現(xiàn)。DM_n/DBI_n/TDQS_t, (DMU_n/DBIU_n), (DML_n/DBIL_n)Input/Output數(shù)據(jù)掩碼以及數(shù)據(jù)總線倒置：DM_n信號(hào)是作為寫數(shù)據(jù)的掩碼信號(hào)，當(dāng)DM_n信號(hào)為低電平時(shí)，寫命令的輸入數(shù)據(jù)對(duì)應(yīng)的位將被丟棄。DM_n在DQS的兩個(gè)條邊沿都采樣。同時(shí)，

5、在MR5中的A10，A11，A12可選擇此信號(hào)是DM_n還是DBI。在x8設(shè)備中，MR1的A11可控制此信號(hào)是DM或者TDQS。DBI_n為低電平時(shí)，DDR4 SDRAM會(huì)將數(shù)據(jù)進(jìn)行翻轉(zhuǎn)存儲(chǔ)以及輸出，反之，DBI_n為高電平時(shí)，則不會(huì)翻轉(zhuǎn)數(shù)據(jù)。TDQS僅支持x8設(shè)備。BG0，BG1InputBank組輸入：BG0-BG1可以選擇當(dāng)前的ACT、RD、WRT或是PRE命令是對(duì)哪一個(gè)Bank組進(jìn)行操作。在MRS命令中，BG0也參與模式寄存器的選擇。在x4、x8系統(tǒng)中，有BG0與BG1，而x16系統(tǒng)中，僅有BG0。A0-A17Input地址總線：在ACT命令中作為行地址，在讀寫命令中作為列地址，從而可

6、定位到存儲(chǔ)陣列中的確定位置。(A10/AP, A12/BC_n, RAS_n/A16, CAS_n/A15 與 WE_n/A14可作為額外的地址總線使用。在MRS命令中，地址總線還作為操作碼使用，即寫入模式寄存器的值。A17僅在x4系統(tǒng)中可用。A10/APInput自動(dòng)刷新：此位可控制在完成讀寫操作好是否進(jìn)行自動(dòng)刷新操作，高電平為開啟自動(dòng)刷新，低電平為關(guān)閉自動(dòng)刷新。在PRE命令中，A10為還可作為是否進(jìn)行全bank操作的開關(guān)。如果僅有一個(gè)bank進(jìn)行刷新，則由bank地址來確定哪個(gè)bank來進(jìn)行操作。A12/BC_nInputBurst選擇：在選擇On-The-Fly時(shí)，此位作為Burst長度

7、的選擇信號(hào)。具體細(xì)節(jié)參考命令真值表。RESET_nInput低電平有效的異步復(fù)位：當(dāng)此信號(hào)為低電平時(shí)，設(shè)備的復(fù)位開啟，反之亦然。在普通的操作中，此信號(hào)必須為高電平。此信號(hào)為軌到軌的CMOS類型的信號(hào)，DC高低電平分別為VDD的80%與20%。DQInputOutput數(shù)據(jù)輸入、輸出：雙向數(shù)據(jù)總線。若模式寄存器中使能了CRC功能，那么在數(shù)據(jù)burst結(jié)束時(shí)就會(huì)附加一段CRC碼。若MR4中的A4為高電平，那么在測試中DQ0-3中的任何一根DQ信號(hào)都可以代表VREF的電平。具體哪些數(shù)據(jù)線是已使用的需要參考供應(yīng)商的數(shù)據(jù)手冊(cè)。DQS_t, DQS_c,DQSU_t, DQSU_c,DQSL_t, DQS

8、L_cInputOutput數(shù)據(jù)選通信號(hào)：輸入時(shí)與寫數(shù)據(jù)同時(shí)有效，輸出時(shí)與讀數(shù)據(jù)同時(shí)有效。與讀數(shù)據(jù)時(shí)邊沿對(duì)齊的，但是跳變沿位于寫數(shù)據(jù)的中心。在x16系統(tǒng)中，DQSL對(duì)應(yīng)到DQL0-7；DQSU對(duì)應(yīng)到DQU0-7；DQS_t, DQSL_t與DQSU_t分別與DQS_c, DQSL_c,與DQSU_c,對(duì)應(yīng)為差分信號(hào)對(duì)。DDR4 SDRAM僅支持選通信號(hào)為差分信號(hào)，不支持單根信號(hào)的數(shù)據(jù)選通信號(hào)。TDQS_t,TDQS_cOutput終端數(shù)據(jù)選通：TDQS_tTDQS_c僅在x8系統(tǒng)中應(yīng)用。當(dāng)MR1寄存器中的A11為高電平時(shí)，DRAM就會(huì)使能相似終端阻抗（same termination resi

9、stance）功能，同時(shí)TDQS_c與TDQS_t將會(huì)應(yīng)用與DQS_tDQS_c。當(dāng)MR1寄存器中的A11為低電平時(shí)，DMDBITDQS將會(huì)作為數(shù)據(jù)掩碼或數(shù)據(jù)總線翻轉(zhuǎn)功能使用，且A11、A12、A10與TDQS_c都不會(huì)使用。在x4與x16 DRAM中TDQS必須是禁止的，也就是MR1寄存器中的A11為永遠(yuǎn)為低電平。PARInput命令與地址總線奇偶校驗(yàn)輸入：DDR4 SDRAM是支持奇偶校驗(yàn)的。一旦MR5被使能，DRAM將計(jì)算ACT_n,RAS_n/A16,CAS_n/A15,WE_n/A14,BG0-BG1,BA0-BA1,A17-A0的奇偶性。以上所有的輸入的奇偶性都應(yīng)該在時(shí)鐘的上升沿與

10、CS_n為低電平時(shí)保持住。ALERT_nInputOutput警示：此信號(hào)可代表DRAM中產(chǎn)生的多種錯(cuò)誤，例如CRC校驗(yàn)錯(cuò)誤，命令與地址的奇偶校驗(yàn)錯(cuò)誤等。當(dāng)出現(xiàn)CRC錯(cuò)誤時(shí)，在對(duì)應(yīng)的周期中此信號(hào)將變成低電平，然后重新恢復(fù)成高電平。在奇偶校驗(yàn)錯(cuò)誤時(shí)，在對(duì)應(yīng)的命令周期中將變成低電平，在內(nèi)部，當(dāng)DRAM內(nèi)部的操作周期完成時(shí)，此信號(hào)就會(huì)恢復(fù)成高電平。在連通性測試中，此信號(hào)在輸入狀態(tài)下工作，但是是否使用此信號(hào)，取決于整個(gè)系統(tǒng)的規(guī)劃。若此信號(hào)沒有使用，則需要再板上將此信號(hào)連接至VDD。TENInput連通性測試使能：在x16系統(tǒng)中需要，但是在x4與x8系統(tǒng)中是僅在8Gb顆粒中需要。此信號(hào)為高電平時(shí)，其他所有的引腳都將進(jìn)入連通性測試模式。此信號(hào)為軌到軌的CMOS類型的信號(hào)，DC高低電平分別為VDD的80%與20%。是否使用此信號(hào)，取決于整個(gè)系統(tǒng)的規(guī)劃。但是此引腳在DRAM內(nèi)部是通過一個(gè)若下拉電阻下拉至VSS的。NC無電氣連接。VDDQSupplyDQ供電：1.2V +/- 0.06VVSSQSupplyDQ地VDDSupply核心供電：1.2V +/- 0.06VVSSSupply核心地VPPSupplyDRAM激活供電：2.5V（最小2.375V，最大2.75V）VREFCASupplyCA參考