計算機組成原理實驗報告八位補碼加減法器設(shè)計和實現(xiàn)

1、計算機組成原理實驗報告八位補碼加減法器設(shè)計和實現(xiàn)計算機組成原理實驗報告八位補碼加減法器設(shè)計和實現(xiàn) 計算機科學(xué)和技術(shù)學(xué)院計算機組成原理試驗匯報書實 驗 名 稱八位補碼加/減法器設(shè)計和實現(xiàn)班 級學(xué) 號姓 名指 導(dǎo) 教 師日 期成 績試驗1八位補碼加/減法器設(shè)計和實現(xiàn)一、試驗?zāi)繕?biāo)1.掌握算術(shù)邏輯運算單元（alu）工作原理。2.熟悉簡單運算器數(shù)據(jù)傳送通路。3.掌握8位補碼加/減法運算器設(shè)計方法。4.掌握運算器電路仿真測試方法二、試驗任務(wù)1設(shè)計一個8位補碼加/減法運算器（1）參考圖1，在quartus ii里輸入原理圖，設(shè)計一個8位補碼加/減法運算器。（2）創(chuàng)建波形文件，對該8位補碼加/減法運算器進行功

2、效仿真測試。（3）測試經(jīng)過后，封裝成一個芯片。2設(shè)計8位運算器通路電路參考下圖，利用試驗任務(wù)1設(shè)計8位補碼加/減法運算器芯片建立運算器通路。3利用仿真波形，測試數(shù)據(jù)通路正確性。設(shè)定各控制信號狀態(tài)，完成下列操作，要求統(tǒng)計各控制信號值立即序關(guān)系。（1）在輸入數(shù)據(jù)in7in0上輸入數(shù)據(jù)后，開啟輸入緩沖三態(tài)門，檢驗總線bus7bus0上值和in0in7端輸入數(shù)據(jù)是否一致。（2）給dr1存入55h，檢驗數(shù)據(jù)是否存入，請說明檢驗方法。（3）給dr2存入aah，檢驗數(shù)據(jù)是否存入，請說明檢驗方法。（4）完成加法運算，求55h+aah，檢驗運算結(jié)果是否正確，請說明檢驗方法。（5）完成減法運算，分別求55h-aa

3、h和aah-55h，檢驗運算結(jié)果是否正確，請說明檢驗方法。（6）求12h+34h-56h，將結(jié)果存入寄存器r0，檢驗運算結(jié)果是否正確，同時檢驗數(shù)據(jù)是否存入，請說明檢驗方法。三、試驗要求做好試驗預(yù)_，掌握運算器數(shù)據(jù)傳送通路和alu功效特征。試驗完成，寫出試驗匯報，內(nèi)容以下：試驗?zāi)繕?biāo)。試驗電路圖。按試驗任務(wù)3要求，填寫下表，以統(tǒng)計各控制信號值立即序關(guān)系。表中序號表示各控制信號之間時序關(guān)系。要求一個控制任務(wù)填一張表，并可用文字對相關(guān)內(nèi)容進行說明。序號nsw-busnr0-busldr0ldr1ldr2mnalu-busin7in0bus7bus0 = 4 * gb3 仿真波形及仿真結(jié)果分析方法、分析

4、過程和分析結(jié)果。 = 5 * gb3 試驗體會和小結(jié)。 四、試驗預(yù)_內(nèi)容1.試驗電路設(shè)計原理及思緒說明本試驗利用基礎(chǔ)邏輯門電路設(shè)計一位全加器（fa），如表1：表1-一位全加器（fa）電路輸入輸出信號說明信號名稱說明輸入信號ai加數(shù)bi加數(shù)ci低位輸入進位輸出信號si和cj運算產(chǎn)生進位然后以此基礎(chǔ)上實現(xiàn)八位補碼加/減法器設(shè)計，考慮到實現(xiàn)所需既能夠?qū)崿F(xiàn)加法又能夠?qū)崿F(xiàn)減法，所以使用了一個m輸入來進行方法控制加減。2. 試驗電路原理圖試驗參考電路以下圖所表示，下圖（a）是1位全加器電路原理圖，圖（b）是由1位全加器采取行波進位方法設(shè)計多位補碼加/減法運算器。圖1-多位補碼加/減法運算器原理圖圖2-8位

5、運算器通路原理圖試驗電路功效說明表2-一位全加器（fa）功效表輸入輸出cibiaisicj0000000110010100110110010101011100111111表3-m和bi異或關(guān)系原理圖mbim異或bi000011101110當(dāng)m為0時，bi和m值無關(guān)，當(dāng)m為1時，bi取反。也就是當(dāng)m為0時，實施加法運算，反之進行減法運算。fa實現(xiàn)ai和（bi異或m）加法運算，再加上ci輸出si表4-圖4功效端口解析接口解析輸入a7.08位信號輸入（加/被減數(shù)）b7.08位信號輸入（加/減數(shù)）m控制信號（0加，1減）輸出s7.0輸出8位計算結(jié)果over溢出信號（0不溢出，1溢出）表5-圖3功效端口

6、解析接口解析輸入in7.08位信號輸入nsw-bus控制輸入信號（0有效，1無效）nalu-bus控制輸入信號（0有效，1無效）nr0-bus控制輸入信號（0有效，1無效）ldr0時鐘信號，上升沿有效ldr1時鐘信號，上升沿有效ldr2時鐘信號，上升沿有效m溢出信號（0不溢出，1溢出）輸出bus7.08位信號輸出注：1.74244bagn和bgn接口和74374boen接口全部是低電平有效，nsw-bus，nalu-bus和nr0-bus控制器件輸入，當(dāng)輸入0時，輸入有效，不然無效2.74273bclk接口為上升沿有效，當(dāng)ldr時鐘處于上升沿，即0-1改變時，輸入有效4. 器件選型本試驗用到以

7、下基礎(chǔ)邏輯器件：異或門，一位加法器fa，7486等表6-一位全加器（fa）電路所用關(guān)鍵器件清單名稱說明and2二輸入和門xor2異或門or2或門input信號輸入端子output信號輸出端子表7-8位補碼加/減法運算器器件清單xor2二輸入異或門fa一位加法器（自選器件）input信號輸入端子output信號輸出端子表8-8位運算器通路電路input信號輸入端子output信號輸出端子8位補碼加/減法運算器計算元件（自選器件）74273b數(shù)據(jù)緩存元件74244b數(shù)據(jù)緩存元件試驗方法和試驗步驟等本試驗利用eda工具軟件（quartus ii 2.0或以上版本）完成，試驗分為：原理圖錄入和編輯、仿

8、真波形設(shè)計及仿真結(jié)果分析這3個步驟。具體為：（1）原理圖錄入和編譯在eda工具軟件（quartus ii 2.0或以上版本）中，采取原理圖錄入方法，繪制電路原理圖。繪制完成存盤后進行編譯。編譯經(jīng)過后，能夠進行步驟（2）操作。假如編譯不經(jīng)過，則檢驗原理圖，更正錯誤后，重新存盤并編譯。這一過程反復(fù)進行，直至原理圖編譯經(jīng)過。（2）仿真波形設(shè)計依據(jù)電路功效，設(shè)定輸入信號初值后，利用eda工具軟件（quartus ii 2.0或以上版本）波形仿真功效，驗證電路正確性。依據(jù)8位補碼加/減法運算器功效要求，選定8組輸入信號初值，以下表所表示：表9-一位全加器（fa）電路仿真波形輸入信號初值序號cibiai1

9、0002001301040115100610171108111表10-8位補碼加/減法運算器仿真波形輸入信號初值序號a（十進制）b（十進制）m（01信號）s（二進制）溢出102000240200038020004120200151010106501010780101081101010（3）仿真結(jié)果分析在eda工具軟件（quartus ii 2.0或以上版本）中，新建仿真波形文件，按表所表示輸入信號初值進行設(shè)定后，進行仿真。閱讀仿真波形，對照電路功效，進行分析并給出結(jié)論。五、試驗電路圖依據(jù)電路原理圖，試驗時在quartus ii 2.0環(huán)境里繪制試驗電路以下圖所表示。圖3-一位全加器（fa）圖4

10、-8位補碼加/減法運算器圖5-8位運算器通路電路仿真調(diào)試過程、仿真結(jié)果分析和仿真測試結(jié)論在quartus ii 2.0中新建仿真波形文件，以下圖6示。圖6-一位全加器（fa）仿真結(jié)果分析圖所表示仿真波形，可得到下表所表示試驗結(jié)果。表11-一位全加器（fa）電路仿真試驗結(jié)果輸入輸出周期時間cibiaisicj10-800ns000002800ns-1.6s0011031.6s -2.4s0101042.4s -3.2s0110153.2s -4.0s1001064.0s -4.8s1010174.8s -5.6s1100185.6s -6.4s11111將表9和表11相對照，可知一位全加器fa正

11、確。在quartus ii 2.0中新建仿真波形文件，以下圖7所表示。圖7-8位補碼加/減法運算器仿真結(jié)果分析圖所表示仿真波形，可得到下表所表示試驗結(jié)果表12-八位補碼加/減法器電路仿真試驗結(jié)果輸入輸出周期時間abmsover105ns020002510ns40200031015ns80200041520ns120200152025ns10101062530ns50101073035ns80101083540ns1101010表統(tǒng)計試驗結(jié)果和上面計算數(shù)據(jù)中要求值一致。經(jīng)分析比較可知，此次試驗設(shè)計電路實現(xiàn)了八位補碼加/減法器功效。8位運算器通路電路(1)首先對建立好通路進行仿真波形圖測試，測試結(jié)

12、果圖8所表示。并檢驗數(shù)據(jù)是否一致圖8-8位運算器通路電路仿真結(jié)果檢驗圖8，可知輸入in和輸出bus一致，數(shù)據(jù)一致(2)給dr1存入55h，檢驗數(shù)據(jù)是否存入，請說明檢驗方法。檢驗方法：在dr1中存入55h，同時在dr2中存入00h，檢測總線輸出數(shù)即為存入數(shù)據(jù)，波形圖以下圖9：圖9表13-時序關(guān)系圖序號nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000155h55h2100上升沿00100hzzh300上升沿000100h00h41000上升沿0155hzzh5100000055h55h(3)給dr2存入aah，檢驗數(shù)據(jù)是否存

13、入，請說明檢驗方法。和檢測dr1相同，圖10圖10表14-時序關(guān)系圖序號nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000100h00h2100上升沿00100hzzh300上升沿0001aahaah41000上升沿01aahzzh51000000aahaah(4)完成加法運算，求55h+aah，檢驗運算結(jié)果是否正確，請說明檢驗方法。波形圖以下：圖11表15-時序關(guān)系圖序號nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000155h00h2100上升沿0

14、0100h00h300上升沿000100h00h41000上升沿01aah00h5100000000hffh(5)完成減法運算，分別求55h-aah和aah-55h，檢驗運算結(jié)果是否正確，請說明檢驗方法。55h-aah波形圖以下：表16-時序關(guān)系圖序號nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿001155h00h2100上升沿01100h00h300上升沿001100h00h41000上升沿11aah00h5100001000habhaah-55h波形圖以下：表17-時序關(guān)系圖序號nsw-busnr0-busldr0ld

15、r1ldr2controlnalu-busin7.0bus7.0100上升沿001155h00h2100上升沿01100h00h300上升沿001100h00h41000上升沿11aah00h5100001000h55h(6)求12h+34h-56h，將結(jié)果存入寄存器r0，檢驗運算結(jié)果是否正確，同時檢驗數(shù)據(jù)是否存入，請說明檢驗方法。計算結(jié)果：12h+34h-56h波形圖以下：表18-時序關(guān)系圖序號nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000012h12h2100上升沿00000hzzh300上升沿000034h34h41000上升沿0000hzzh510上升沿000000h46h61000上升沿0100hzzh700上升沿000156h56h8100上升沿00100hzzh9100000100hf0h試驗體會和小結(jié)經(jīng)過這次運算器計算機組成原理試驗，我對quartus2軟件使用愈加得心應(yīng)手，學(xué)會在這之上用門電路搭建和