EDA課程設(shè)計(jì)報告交通燈控制系統(tǒng)

1、一、課程設(shè)計(jì)目的和要求目的：掌握基于FPGA的復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)和驗(yàn)證方法。提高學(xué)生復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)能力。要求：使用實(shí)驗(yàn)箱為W48-PK2SOPC試驗(yàn)開發(fā)系統(tǒng)，核心器件為Alatera公司的EP1C6Q240C8芯片，開發(fā)軟件為Quartus4.0.本實(shí)驗(yàn)環(huán)節(jié)要求學(xué)生以FPGA器件為目標(biāo)器件，設(shè)計(jì)典型的數(shù)字系統(tǒng)，如：A/D、D/A接口；電子密碼鎖，交通燈控制系統(tǒng)，數(shù)字表等復(fù)雜硬件電路，完成設(shè)計(jì)綜合、仿真和硬件測試，并寫實(shí)驗(yàn)報告。二、設(shè)計(jì)方案工作原理：本次設(shè)計(jì)是針對十字路口，進(jìn)行南北和東西直行情況下交通燈控制。設(shè)定東西方向?yàn)橹鞲傻婪较?，根?jù)交通燈的亮的規(guī)則，在初始狀態(tài)下四個方向的都為紅燈亮啟，

2、進(jìn)入正常工作狀態(tài)后，當(dāng)主干道上綠燈亮?xí)r，支干道上紅燈亮，持續(xù)40S后，主干道和支干道上的黃燈都亮啟，持續(xù)5S后，主干道上紅燈亮啟，支干道上綠燈亮啟持續(xù)40S，之后主干道和支干道上的黃燈都亮啟5s，一個循環(huán)完成。用LED燈顯示倒計(jì)時，并且能實(shí)現(xiàn)總體清零功能，計(jì)數(shù)器由初始狀態(tài)開始計(jì)數(shù)，對應(yīng)狀態(tài)的顯示燈亮。實(shí)現(xiàn)方法：本次采用文本編輯法，即利用Verilog HDL語言描述交通控制器，通過狀態(tài)機(jī)計(jì)數(shù)法，實(shí)現(xiàn)設(shè)計(jì)所要求的交通燈控制及時間顯示。設(shè)計(jì)中用兩組紅黃綠LED模擬兩個方向上的交通燈，用4個7段數(shù)碼管分別顯示兩個方向上的交通燈剩余時間，控制時鐘由試驗(yàn)箱上頻率信號提供。圖2.交通燈控制狀態(tài)轉(zhuǎn)化說明：該

3、狀態(tài)圖為交通燈在正常情況下的狀態(tài)轉(zhuǎn)化圖，進(jìn)入控制后，狀態(tài)00時主干道綠燈及支干道紅燈亮起，進(jìn)入狀態(tài)01后兩路黃燈亮起，狀態(tài)11時主干道紅燈及支干道綠燈亮起。進(jìn)入10狀態(tài)兩路黃燈亮起。結(jié)束一個循環(huán)，從00狀態(tài)重新開始循環(huán)。三、特殊要求（需要實(shí)驗(yàn)室提供的儀器設(shè)備、元器件和材料）eg：PC機(jī)，windows系統(tǒng)，Quartus II 5.0軟件，基于Cyclone型EP16Q240C8的實(shí)驗(yàn)箱。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理KTL圖如下：功能仿真截圖如下：由圖可以看出，功能仿真不包括各元器件的延時。都是脈沖一來就改變。時序仿真截圖如下：由圖可以看出，時序仿真包括了各元器件的延時。脈沖到來時不馬上改變狀態(tài)。使

4、用硬件是要選對所使用的模塊以及引腳，以下為本實(shí)驗(yàn)中所選用的模塊以及輸入輸出所接上的引腳：附圖2-11 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.9結(jié)構(gòu)圖上的信號名PIO0-7PIO8-15PIO16-23PIO24-31PIO32-39對應(yīng)芯片的引腳號23324014，6,7,8,12132021,41,128,132136137141，158160引腳名稱I/O0-7I/O8-15I/O16-23I/O24-31I/O32-39附表210 結(jié)構(gòu)圖NO.9對應(yīng)管腳圖五：實(shí)驗(yàn)心得：1. Error: Verilog HDL error at traffic11.v(3): variable num1 has mixe

5、d blocking and nonblocking Procedural Assignments - must be all blocking or all nonblocking assignments。 后來檢查發(fā)現(xiàn)是else num13:0=num13:0-1;這段語句要改為else num13:0=num13:0-1;因?yàn)榇中拇笠馍倭艘粋€.導(dǎo)致變成阻塞賦值，和前面的設(shè)置不統(tǒng)一。而在這里我們希望綜合成時序邏輯的電路結(jié)構(gòu)，所以應(yīng)該采用非阻塞賦值。2Error (10028): Cant resolve multiple constant drivers for net這個錯誤讓我知道了在

6、并行語句中不能對同一信號進(jìn)行賦值，因?yàn)檫@是可綜合的要求。3.由兩個仿真圖，即功能仿真和時序仿真圖學(xué)習(xí)到了這兩者的不同，時序仿真圖經(jīng)過綜合后會對元器件的延時作出反應(yīng)。4.時間設(shè)置不同數(shù)碼管會顯示16進(jìn)制的ABCDEF出來，而我們這里的目的是讓它顯示09，所以設(shè)置的范圍只能是00001001。附具體實(shí)現(xiàn)程序：module traffic11(en,clk,rst1,num1,num2,light1,light2);input en,clk,rst1;output7:0 num1,num2; /兩個干道上的倒計(jì)時顯示 output2:0 light1,light2; /light1控制主干道的3個燈

7、 light2控制支干道的3個燈 reg tim1,tim2;reg1:0state1,state2,ste;reg2:0light1,light2; /兩個干道上的6個燈亮的時間 reg3:0num;reg6:0counter;reg7:0 num1,num2;reg7:0 red1,green1,yellow1,red2,green2,yellow2;always (en)if(!en)begin /設(shè)計(jì)計(jì)數(shù)初值 red1=8b01000000; /紅燈倒計(jì)時為40s green1=8b01000000; /綠燈倒計(jì)時為40s yellow1=8b00000101; /黃燈倒計(jì)時為5s r

8、ed2=8b01000000;green2=8b01000000;yellow2=8b00000101; endalways (posedge clk )beginif(!en) begin /使能有效開始控制計(jì)數(shù) if(!tim1) /開始控制 begin /主干道交通燈點(diǎn)亮控制 tim1=1; case(state1) 2b00:begin num1=green1;light1=3b001;state1=2b01;end 2b01:begin num1=yellow1;light1=3b010;state1=2b11;end 2b11:begin num1=red1;light1=3b10

9、0;state1=2b10;end 2b10:begin num1=yellow1;light1=3b010;state1=2b00;end default:light10) if(num13:0=0) begin num13:0=4b1001; num17:4=num17:4-1; end else num13:0=num13:0-1; if(num1=1) tim1=0; end end else begin light1=3b010; num1=2b00; tim1=0; end endalways (posedge clk )begin if(!en) begin if(!tim2) begin tim2=1; case(state1) 2b00:begin num2=red2;light2=3b100;state2=2b01;end 2b01:begin num2=yellow2;light2=3b010;state2=2b11;end 2b11:begin num2=green2;light2=3b001;state2=2b10;end 2b10:begin num2=yellow2;light2=3b010;state2=2b00;end default:light20) if(num23:0=0) begin num23:0=4