FPGA技術(shù)調(diào)研楊學(xué)齊

1、FPGA技術(shù)調(diào)研報(bào)告0805 楊學(xué)齊 200892128一、FPGA的系統(tǒng)設(shè)計(jì)概述系統(tǒng)設(shè)訃在整個(gè)設(shè)計(jì)中是非常關(guān)鍵的，它直接影響到后面的工作時(shí)間、質(zhì)量 和效率，同時(shí)也關(guān)系到最后產(chǎn)品的質(zhì)量（包括實(shí)現(xiàn)的功能、穩(wěn)定性，測(cè)試、使用、 維護(hù)和升級(jí)是否方便等等）。系統(tǒng)設(shè)計(jì)的必要性表現(xiàn)在它不僅能夠從整體上描述 系統(tǒng)，而且還表現(xiàn)在它能夠在設(shè)訃前期階段就能發(fā)現(xiàn)理論和設(shè)汁原理上的錯(cuò)誤和 缺陷并進(jìn)行設(shè)訃方案的修改和優(yōu)化，而系統(tǒng)仿真是一個(gè)有效的方法，它使系統(tǒng)設(shè) 計(jì)從定性描述走向定量描述，更具體、更具體、更輕易發(fā)現(xiàn)細(xì)節(jié)題和缺陷。假 如不重視系統(tǒng)設(shè)計(jì)，必然要在調(diào)試階段花費(fèi)更多的時(shí)間，而且會(huì)對(duì)以后的工程應(yīng) 用、產(chǎn)品維護(hù)、市場(chǎng)

2、拓展等方面付出代價(jià)，這是不可取的。此外，具體的系統(tǒng)設(shè) 計(jì)方案會(huì)使得分配模塊的設(shè)計(jì)任務(wù)變得更輕易和明確，便于工程開(kāi)發(fā)的治理。系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)訃方法，根據(jù)系統(tǒng)的設(shè)計(jì)要求，首先對(duì)系統(tǒng)的結(jié) 構(gòu)和功能進(jìn)行定義，主要包括（對(duì)一個(gè)具體設(shè)計(jì)不一定都包括）：系統(tǒng)功能描述, 技術(shù)參數(shù)定義，模塊劃分及其功能描述（即方框圖描述），通訊協(xié)議，軟硬件協(xié) 同實(shí)現(xiàn)方案，系統(tǒng)數(shù)據(jù)流、控制流（包括狀態(tài)機(jī)）和存儲(chǔ)方案，復(fù)位和時(shí)鐘方案 （即同步方案），ip使用方案，測(cè)試方案（包括仿真時(shí)要用到的測(cè)試激勵(lì)和 在電路板上的測(cè)試方案），各模塊的接口信號(hào)定義（包括時(shí)序關(guān)系）及其連接， 寄存器定義和FPGA引腳信號(hào)定義等等，然后使用高級(jí)

3、語(yǔ)言或者VHDL、Verilog HDL碩件描述語(yǔ)言進(jìn)行算法行為描述和系統(tǒng)行為仿真，最后完成系統(tǒng)設(shè)汁方案。 系統(tǒng)設(shè)計(jì)流程山此可見(jiàn)，一個(gè)完整的系統(tǒng)設(shè)訃方案不僅需要定性描述（即系統(tǒng)功能和模塊 功能描述、參數(shù)定義、方框圖、模塊劃分和接口信號(hào)定義、時(shí)序圖、可行性論證 等），而且應(yīng)該有定量描述，即含有具體的算法說(shuō)明、系統(tǒng)行為描述代碼和系統(tǒng) 仿真結(jié)果等。事實(shí)上，對(duì)一個(gè)簡(jiǎn)單的設(shè)計(jì)，系統(tǒng)方案只做到定性描述也可以，即 不做系統(tǒng)行為描述與仿真，各模塊內(nèi)的算法可以由承擔(dān)該模塊的設(shè)計(jì)者完成，模 塊設(shè)訃可以直接從RTL級(jí)（RegisterTransportLevel:寄存器傳輸級(jí)）開(kāi)始，系 統(tǒng)仿真直接從功能仿真開(kāi)始二、

4、FPGA設(shè)計(jì)流程2.1設(shè)計(jì)流程圖（1）設(shè)計(jì)定義(2) HDL實(shí)現(xiàn)（4）邏輯綜合（4）邏輯綜合邏輯仿貞器（3）功能仿真邏輯仿貞器邏輯仿貞器FPGA廠家工具（8）靜態(tài)時(shí)序分析（6）布局布線邏輯仿真器邏輯仿真器（9）在系統(tǒng)測(cè)試圖11說(shuō)明： 邏輯仿真器主要指modelsim, Verilog-XL等。 邏輯綜合器主要指 LeonardoSpectrum Synplify、FPGA Express/FPGA Compiler 等。 FPGA 廠家工具指的是如 Altera 的 Max-Plus 11 x Quar tus 11Xi 1 inx 的 Foundation Alliance. ISE4. 1

5、 等。2. 2關(guān)鍵步驟的實(shí)現(xiàn)2- 2.1功能仿真說(shuō)明：“調(diào)用模塊的行為仿真模型”指的是RTL代碼中引用的由廠家提供的宏模塊/IP,如Altera 提供的LPM庫(kù)中的乘法器、存儲(chǔ)器等部件的行為模型。2. 2. 2邏輯綜合邏輯綜合器設(shè)置綜合目標(biāo)| 和約朿條件EDIF網(wǎng)表(netlist)HDL網(wǎng)表(netlist)圖2. 2說(shuō)明:“調(diào)用模塊的黑盒子接口的導(dǎo)入，是由于RTL代碼調(diào)用了一些外部模塊，而這些外部 模塊不能被綜合或無(wú)需綜合，但邏輯綜合器需要其接口的龍義來(lái)檢査邏借并保留這些模塊的 接口。2. 2. 3前仿真說(shuō)明:一般來(lái)說(shuō)，對(duì)FPGA設(shè)計(jì)這一步可以跳過(guò)不做，但可用于debug綜合有無(wú)問(wèn)題。2.

6、 2. 4布局布線設(shè)宜布局布線約束條件邏輯綜合器調(diào)用模塊的綜合模型3HDL網(wǎng)表(netlist)FPGA廠家工具SDF文件（標(biāo)準(zhǔn)延時(shí)格式）一出圖2. 42. 2.5后仿真（時(shí)序仿真）HDL網(wǎng)表測(cè)試數(shù)據(jù)FPGA廠家工具HDL網(wǎng)表(netlist)(netlist)SDF文件（標(biāo)準(zhǔn)延時(shí)格式）SDF文件FPGA基本單（標(biāo)準(zhǔn)延時(shí)格式）FPGA基本單元仿真模型腫元仿真模型測(cè)試程序(test圖2.5三、在FPGA中植入嵌入式系統(tǒng)3.1嵌入式系統(tǒng)與FPGA電子產(chǎn)品的開(kāi)發(fā)同樣需要在盡量嵌入更多智能設(shè)汁和創(chuàng)建、實(shí)現(xiàn)并測(cè)試應(yīng)用 程序所需的時(shí)間之間尋找平衡。電子設(shè)計(jì)不斷呦抽象度更高的方向發(fā)展，以確保 能有效解決越來(lái)

7、越復(fù)雜的設(shè)計(jì)問(wèn)題。在采用微處理器和數(shù)字設(shè)訃的范例中,可以將一些設(shè)訃從硬連接器件轉(zhuǎn)移到 易于移植和易于更新的軟件領(lǐng)域，這樣就可以在一個(gè)“軟”環(huán)境中處理復(fù)雜問(wèn)題。 在整個(gè)設(shè)計(jì)過(guò)程中，“軟”環(huán)境一直都很靈活且容易改變。如今，由于可編程器件（to FPGA）容量大、性能高、成本相對(duì)較低的特性，這 種平衡乂在發(fā)生變化，以前硬件設(shè)計(jì)元素（如處理器及其外圉器件和邏輯塊）也可 以轉(zhuǎn)移到軟領(lǐng)域。因此，在整個(gè)開(kāi)發(fā)周期內(nèi)，靈活性可能更大，更改關(guān)鍵設(shè)計(jì)也 更加方便，比如可以更改軟件與硬件實(shí)現(xiàn)之間的功能分區(qū)，其至更改處理器的選 擇。與大量使用分立的現(xiàn)有處理器開(kāi)發(fā)嵌入式系統(tǒng)相比,U前開(kāi)發(fā)基于FPGA的 處理器應(yīng)用程序的做

8、法仍很少。盡管FPGA已確實(shí)廣泛應(yīng)用于與嵌入式系統(tǒng)處理 器密切相關(guān)的外圍邏輯中，但除了可編程設(shè)計(jì)之外，處理器及其重要外圍器件仍 保持著導(dǎo)線連接。圖3.1說(shuō)明：隨著用戶買得起的高性能可編程器件的問(wèn)世，設(shè)計(jì)工程師可將相當(dāng)部分的硬 件設(shè)計(jì)從硬連線平臺(tái)轉(zhuǎn)移到軟”環(huán)境中，從而節(jié)省設(shè)計(jì)時(shí)間、簡(jiǎn)化電路板設(shè)計(jì)并 降低制造成本。部分原因來(lái)自于成本。FPGA的體積大、性能高，盡管能提供一個(gè)處理器的應(yīng) 用平臺(tái)，但與性能相當(dāng)?shù)姆至CU相比，它也更加昂貴。因此，采用FPGA方案 所產(chǎn)生的額外費(fèi)用限制了 FPGA方案的應(yīng)用范圍。不過(guò)最近，賽靈思Spartan-3 系列等器件消除了價(jià)格上的限制，當(dāng)這些器件與合適的基于FP

9、GA的處理器內(nèi)核 相結(jié)合時(shí)，成本與收益的平衡將被打破。即使價(jià)格不再是限制FPGA作為主流嵌入式系統(tǒng)平臺(tái)的唯一障礙，但仍存在 另一個(gè)更難處理的問(wèn)題，即我們需要改變對(duì)可編程邏輯器件的總體看法。我們不 能僅僅把它們看成集成邏輯塊的有效方法，而是需要擴(kuò)大視野范圉，重新評(píng)估在 器件（如FPGA）可重新配置的情況下我們對(duì)整個(gè)設(shè)汁過(guò)程的看法。3. 2對(duì)“界面友好”開(kāi)發(fā)模型的需求如果在更大范圍內(nèi)審度與嵌入式設(shè)計(jì)相關(guān)的FPGA現(xiàn)象，線索也許就在于微 處理器本身的歷史。微處理器最初用于計(jì)算器，后來(lái)用于個(gè)人電腦。當(dāng)器件價(jià)格 只占一小部分產(chǎn)品成本時(shí)，隨著技術(shù)的進(jìn)步，用戶界面友好的開(kāi)發(fā)模型開(kāi)始得到 廣泛應(yīng)用（如高級(jí)編程

10、語(yǔ)言C語(yǔ)言的應(yīng)用）o山于軟件具有很好的靈活性和強(qiáng)大功能，所以它們可以創(chuàng)建一種新的設(shè)計(jì)模 式，該模式可以自山創(chuàng)建和修改大部分系統(tǒng)功能而無(wú)需重新設(shè)計(jì)硬件。采用C 語(yǔ)言編寫嵌入式應(yīng)用程序，意味著眾多設(shè)訃工程師可以獲得其強(qiáng)大功能和靈活 性，這促使基于處理器的嵌入式設(shè)訃成為電子產(chǎn)品的主流設(shè)訃。FPGA可以大大增加系統(tǒng)中“軟”器件的數(shù)量，從而具有類似于引發(fā)設(shè)計(jì)革命 的潛力。正如前文所述，大型可編程器件現(xiàn)在的價(jià)格使之足以與離散處理器系統(tǒng)競(jìng)爭(zhēng)。為推動(dòng)設(shè)計(jì)工程師采用FPGA器件作為嵌入式應(yīng)用平臺(tái)，需要一種用戶界 面友好的開(kāi)發(fā)方法。該方法既容易被大多數(shù)工程師理解，乂能方便地將處理器、 外圉硬件和軟件輕松集成在可編

11、程平臺(tái)中。除此之外，一種在板極設(shè)計(jì)過(guò)程中集 成FPGA設(shè)訃的方法，可以讓用戶輕松應(yīng)對(duì)在新的“軟”設(shè)計(jì)模型中發(fā)生的變化。以PCB方式實(shí)現(xiàn)的硬件平臺(tái)（嵌入式智能）廠連接器丿圖3.2說(shuō)明：嵌入式產(chǎn)品智能包括軟件以及包含在FPGA中的軟連接系統(tǒng)器件，PCB僅成為器件智能連接外部世界的一個(gè)平臺(tái)。但當(dāng)我們把FPGA看作系統(tǒng)平臺(tái)時(shí)，在HDL領(lǐng)域獲得必需的系統(tǒng)器件（例如處 理器與外圉器件），并在寄存器轉(zhuǎn)換級(jí)實(shí)現(xiàn)它們的過(guò)程十分復(fù)雜。對(duì)那些U前還 不是FPGA專家的大多數(shù)工程師來(lái)說(shuō)，這是一個(gè)令人生畏的過(guò)程。但是，工程師在板級(jí)上開(kāi)發(fā)同樣復(fù)雜的設(shè)計(jì)系統(tǒng)不會(huì)遇到這些困難，因?yàn)樵?板級(jí)上，系統(tǒng)的復(fù)雜性表現(xiàn)在用來(lái)創(chuàng)建設(shè)計(jì)的

12、現(xiàn)有器件上，而工程師只是簡(jiǎn)單地 使用這些器件，并不需要了解其內(nèi)在復(fù)雜性。因此，挖掘FPGA作為主流嵌入式系統(tǒng)平臺(tái)的潛能，關(guān)鍵就在于提供當(dāng)前板 級(jí)設(shè)計(jì)與基于FPGA的系統(tǒng)設(shè)計(jì)之間的無(wú)縫轉(zhuǎn)換。3. 3未來(lái)的設(shè)計(jì)工具與嵌入式智能設(shè)汁解決方案供應(yīng)商Altium公司提供的電子產(chǎn)品開(kāi)發(fā)系統(tǒng)Altium Designe r,近年來(lái)引領(lǐng)著設(shè)計(jì)工具的發(fā)展趨勢(shì)。Altium Designer為FPGA提供圖形輸入 環(huán)境，其中包含高級(jí)FPGA器件庫(kù)。這些器件包括一系列處理器內(nèi)核和外圉器件, 它們?yōu)榇罅縇I標(biāo)FPGA器件提供預(yù)綜合。山于器件是現(xiàn)成的，所以創(chuàng)建系統(tǒng)硬件 兒乎成了 “拖放”操作。這個(gè)系統(tǒng)包含自行設(shè)計(jì)、免費(fèi)

13、的32位處理器TSK3000,該處理器可被用于大 量FPGA器件及其它系列產(chǎn)品中。其它能支持的運(yùn)行平臺(tái)包括賽靈思MicroBlaze 內(nèi)核和內(nèi)嵌于Virtex II Pro器件中的硬PowerPC處理器。Altium Designer廣泛使用免費(fèi)的開(kāi)放式Wishbone處理器互連總線。為便于 處理器和外用器件的互連，它還提供多個(gè)可配置總線連接器件?；赪ishbone 的封裝內(nèi)核可用于MicroBlaze和PowerPC等處理器，并且可以重新定位處理器 之間的設(shè)計(jì)而無(wú)需重新設(shè)計(jì)該系統(tǒng)。一個(gè)通用的編譯引擎和集成工具鏈在軟件層 支持這個(gè)過(guò)程。這種方案的優(yōu)勢(shì)是嵌入式開(kāi)發(fā)人員可以為他們的應(yīng)用軟件選擇最

14、合適的運(yùn) 行平臺(tái)。他們可以采用TSK3000開(kāi)始設(shè)計(jì)，如果以后需要更高性能，則可以將設(shè) 訃移植到PowerPC,或者移植到MicroBlaze解決方案。Altium Designer系統(tǒng)最基本的優(yōu)勢(shì)在于，任何硬件開(kāi)發(fā)商都可以利用現(xiàn)有 技術(shù)，將系統(tǒng)復(fù)雜度山板級(jí)設(shè)訃轉(zhuǎn)移到“軟”的可編程邏輯領(lǐng)域。這使得大量的 設(shè)訃工程師可從硬連接系統(tǒng)器件中解脫出來(lái)，并能發(fā)揮在快速變化的硬件和軟件 環(huán)境中進(jìn)行設(shè)計(jì)所帶來(lái)的優(yōu)勢(shì)。設(shè)汁流程朝“軟件”方向的轉(zhuǎn)變始于低成本微處理器的供應(yīng)。山于FPGA技 術(shù)的進(jìn)步，這種轉(zhuǎn)變正走向一個(gè)新的階段。如今，電子產(chǎn)品的大部分智能主要取 決于嵌入式軟件。通過(guò)FPGA,嵌入式智能將跨越可編程

15、平臺(tái)中的軟件和軟連接器件（圖3.2）,這種可能性將刺激FPGA的廣泛使用，并為未來(lái)電子產(chǎn)品的開(kāi)發(fā)奠定基礎(chǔ)。四、邏輯綜合的一些原則HDL代碼綜合后電路質(zhì)量的好壞主要取決于三個(gè)方面：RTL實(shí)現(xiàn)是否合理、對(duì)廠 家器件特點(diǎn)的理解和對(duì)綜合器掌握的程度。參考10中有比較全面的討論。4. 1.關(guān)于 LeonardoSpectrumLeonardoSpectrum對(duì)綜合的控制能力比較強(qiáng)，但使用也略為復(fù)雜，故需要在使 用前盡量熟悉其功能，才能取得較好的綜合結(jié)果。當(dāng)出現(xiàn)綜合結(jié)果不能滿足約束條件時(shí)，不要急于修改設(shè)計(jì)源文件，應(yīng)當(dāng)通過(guò) 綜合器提供的時(shí)序和面積分析命令找出關(guān)鍵所在，然后更改綜合控制或修改代 碼。在Leon

16、ardoSpectrum 2000. lb以前的版本輸出的.v網(wǎng)表都不能用于仿真。4. 2大規(guī)模設(shè)計(jì)的綜合 分塊綜合當(dāng)設(shè)計(jì)規(guī)晶艮大時(shí)，綜合也會(huì)耗費(fèi)很多時(shí)間。如果設(shè)計(jì)只更改某個(gè)模塊時(shí)， 可以分塊綜合。如有設(shè)計(jì)top. V包含a. V和b.v兩個(gè)模塊，當(dāng)只修改a. V的話, 可以先單獨(dú)綜合b. v,輸出其網(wǎng)表b. edf,編寫一個(gè)b模塊的黑盒子接口 b_syn. v, 每次修改d.v后只綜合top. V、a. V、b_syn. v,將綜合后的網(wǎng)表和b. edf送去布 線，可以節(jié)約綜合b模塊的時(shí)間。采用腳本命令當(dāng)設(shè)訃規(guī)模比較大時(shí)，綜合控制也許會(huì)比較復(fù)雜，可以考慮采用腳本控制文 件的方式進(jìn)行綜合控制，

17、modelsim LeonardoSpectrum和Quartus都支持TCL （Tool Command Language）語(yǔ)言，采用腳本控制可以提供比圖形界面更靈活和 更方便的控制手段。4. 3必須重視工具產(chǎn)生的警告信息綜合工具對(duì)設(shè)計(jì)進(jìn)行處理可能會(huì)產(chǎn)生各種警告信息，有些是可以忽略的，但設(shè)汁 者應(yīng)該盡量去除，不去除必須確認(rèn)每條警告的含義，避免因此使設(shè)計(jì)的實(shí)現(xiàn)產(chǎn)生 隱患。這個(gè)原則對(duì)仿真和布局布線同樣適用。4. 4調(diào)用模塊的黑盒子（Black box）方法使用黑盒子方法的原因主要有兩點(diǎn)：一是HDL代碼中調(diào)用了一些FPGA廠家提供的模塊（如Altera的LPM模塊） 或第三方提供的IP,這些模塊不

18、需要綜合，而且有些綜合器也不能綜合（如FPGA CompilerII/FPGA Express 可以綜合包含 LPM 的代碼而 LeonardoSpectrum 不能）。 因此須提供一個(gè)黑盒子接口給綜合器，所調(diào)用的模塊到布局布線時(shí)才進(jìn)行連接。二是方便代碼的移植，山于廠家提供的模塊或第三方提供的IP通常都是與 工藝有關(guān)的，直接在代碼中調(diào)用的話將不利于修改，影響代碼移植。下面以調(diào)用Altera的LPM庫(kù)中的乘法器為例來(lái)說(shuō)明。調(diào)用這樣一個(gè)模塊需 要這樣一個(gè)文件：mult8x8. v （可由 Quartus 的 MegaWizer Plug-in Manager 產(chǎn) 生），代碼如下：/ mult8x&

19、vmodule mult8x8 （dataa, datab, result）oinput 7:0 dataainput 7:0 databooutput 15:0. resultexemplar translate_off / synopsys translate_off lpm_mult lpm_mult_component( dataa (dataa), datab (datab), aclr(T bO), clock (I bO), clken (T bO), .sum (T bO), result (result)defparamlpm_mult_componentlpm_width4

20、=8,lpm_mult_componentlpm_widthb=8,lpm_mult_componentlpm_widths=16,lpm_mult_componentlpm_widthp=16,lpm_mult_component lpm_irFp:resent3tion =SIGNED,exemplar translate_on endmodule/ synopsystranslate_on注意上述的代碼有兩對(duì)編譯指示：/ exemplar translate_off 和 / exemplar translateon （LeonardoSpectrum 支 持）/ synopsys tra

21、ns1ate_off 和 / synopsys translate_on （LeonardoSpectrum 和 FPGA Comp訂erll都支持）對(duì)于相應(yīng)的綜合器，在這些編譯指示中間的語(yǔ)句將會(huì)被忽略，那我們可以看到在 綜合過(guò)程中模塊mu It 8x8實(shí)際變成了一個(gè)只有I/O定義的空盒子（即black box）, 所以該部分的代碼沒(méi)有連接，在Quartus布局布線的時(shí)候，1pm模塊的代碼才連 接到整個(gè)設(shè)計(jì)，在仿真的時(shí)候，編譯指示不影響模塊的完整性。五、FPGA的應(yīng)用5.1電路設(shè)計(jì)中FPGA的應(yīng)用連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石.事 實(shí)上在電路設(shè)計(jì)中應(yīng)

22、用FPGA的難度還是比較大的這要求開(kāi)發(fā)者要具備相應(yīng)的硬 件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開(kāi)發(fā)工具）這方面的人才總是緊缺的，往 往都從事新技術(shù)，新產(chǎn)品的開(kāi)發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì) 者應(yīng)用在不遠(yuǎn)的將來(lái)，通用和專用IP的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！搞電路設(shè)計(jì) 的前提是必須要具備一定的硬件知識(shí).5. 2產(chǎn)品設(shè)計(jì)把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開(kāi)發(fā)出滿足 行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合 問(wèn)題，另外還有就是與專業(yè)客戶的界面問(wèn)題產(chǎn)品設(shè)計(jì)還包括專業(yè)工具類產(chǎn)品及民 用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要U的, FPGA技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域，F(xiàn)PGA因?yàn)榫邆浣涌?，控制，功能IP,內(nèi) 嵌CPU